SU849192A1 - Устройство дл синхронизациипЕРЕдАчи иНфОРМАции - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и передаче данных и может быть использовано, например, в системах передачи данных.

Известны устройства дл  сопр жени  содержащие блок согласовани  с каналами , два приемных блока, пороговый блок, блоки измерени , элементы И и ИЛИ, дешифраторы, коммутатор, решающий блок и счетчик pj .

Недостаток таких устройств - большие аппаратурные затраты.

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство дл  синхронизации ввода ин- ,5 формации из канала св зи, содерт жащее дешифратор, счетчик состо ний , распределитель, выходами соединенный со входами соответстйующих регистров констант скорости, приз- д каков, рассогласовани  частот и регистров времени, выходы которых соединены с соответствующими входами сумматора третьим входом подключенный к выходу блока анализа рассогласований и входу счетчика 2 .

Недостаток известного устройства состоит в больших аппаратурных зат- ратах -и ограниченной области применени , так как оно не позвол ет осуществл ть передачу по синхронному каналу при временном разделении каналов синхронной и асинхронной информации .

Цель изобретени  - сокращение аппаратурных затрат.

Поставленна  цель достигаетс  тем, что в устройство, содержащее полусумматор , соединенный первым входом через регистр задержки с выходом коммутатора , счетчик строк и дешифратор кодовых комбинаций, введены генератор псевдослучайной последовательности, группа элементов И шифратор синхрокода и блок буферной пам ти, причем группа выходов генератора псевдослучайной последовательности соединена с группой входов дешифратора кодовых

комбинаций, а выход - со вторым входом полусумматора, выход которого  вл етс  выходом устройства, первые входы элементов И группы соединены с соответствующими выходами дешифратора кодовых комбинаций и выходами счетчика строк, выходы которого подключены ко вторым входам соответствующих элементов И группы, выходами соединенных С соответствующими входами шифраторов синхрокода, и управл ющими входами коммутатора и блока буферной. пам ти, информационный вход которого  вл етс  входом асинхронной информации устройства, а информационный вых соединен с первым информационным вхо дом коммутатора, вторым информационным входом подключенного к выходу ши ратора синхрокода и входу синхронной информации устройства. На чертеже представлена блок-схема предлагаемого устройства. Устройство содержит генератор 1 псевдослучайной последовательности, дешифратор 2 кодовых комбинаций, эле менты И 3 группы, счетчик 4 строк, шифратор 5 синхрокода, блок 6 буферной пам ти, коммутатор 7, регистр 8 задержки и полусумматор 9. Устройство работает следующим образом . Ниже под тактом понимаетс  интервал времени, соответствующим одному символу псевдослучайной последовательности или одной кодовой комбинации генератора 1 под строкой - последовательный двоичный код, длина которого точно соответствует длине псевдослучайной последовательности (ПСП); содержание строки определ етс  операцией синхронного суммировани  по модулю два информации и ПСП а при отсутствии суммировани  содержание представл ет собой чистую ПС Кадр обозначает детерминированную совокупность строк, а столбец - пор дковый номер такта, или кодовый комбинации генератора 1, повтор ющийс  от строки к строке в пределах кадра. Подаваемый кадр разбит на фрагменты , регламентированные по строкам и столбцам, в пределах которых осуществл етс  суммирование по модулю два информации и ПСП. Дп  осуществле ни  подсинхронизации на приемном кон це определенна  совокупность столбцов отводитс  дл  передачи чистой

ПСП, а дл  разделени  кадров в одной из строк (например, первой) отводитс  несколько тактов дл  передачи синхрокода .

Генератор 1 вьщает п -разр дные циклически повтор ющиес  кодовые комбинации , необходима  часть из которых дешифрируетс  с помощью дешифратора 2, с выхода которого снимаютс  унитарные сигналы, регламентированные по тактам (столбцам) , и поступают на первые входы элементов И 3, построенных в виде матрицы совпадени . Один из сигналов дешифратора 2 условно принимаетс  за столбец начала (или конца) строки и поступает на счетчик строк 4, а с его выхода - на вторые входы элементов И 3. С выхода элементов И 3 снимаютс  сигналы, регламентированные по столбцам и строкам кадра, которые определ ют очередность, начало и конец передачи различных каналов информации в отведенных дл  них фрагментах кадра. Указанные сигналы поступают на запуск шифратора 5, управление блока 6 и на управл ющие входы коммутатора 7. Двоична  информаци  с выхода шиф- ратора 5 дл  каналов синхронной информации , непосредственно дл  каналов асинхронной, информации, через блок 6 поступает на информационные входы коммутатора 7, с помощью которого осуществл етс  преобразование структуры из многоканальной в одноканальную с временным разделением каналов. Блок 6 осуществл ет накопление информации с асинхронных, каналов с последующим ее считьшаннем в темпе работы генератора 1. В случае, если поток асинхронной информации идет непрерывно , блок 6 может содержать два полукомплекта , работающих одновременно и поочередно на запись и на считывание . Информаци  с выхода коммутатора 7 через регистр 8 поступает на первый вход полусумматора 9. Регистр 8 предназначен дл  устранени  вли ни  набега задержки сигнала за счет конечного быстродействи  предыдущих цепей. Обычно это осуществл етс  путем дополнени  набега задержки до момента начала следующего такта, поэтому сигналы , формируемые, элементами И 3, имеют необходимое опережение по тактам. Информаци  в полусумматоре 9 складываетс  по модулю два с ПСП и вьщаетс 

Claims (1)

1. Формула изобретения

   Устройство для синхронизации передачи информации, содержащее полусумматор, соединенный первым входом через регистр задержки с выходом коммутатора, счетчик строк и дешифратор кодо- 25 вых комбинаций, о тличающеес я тем, что, с целью сокращения аппаратурных затрат, в устройство введены генератор псевдослучайной последовательности, группа элементов 30 И, шифратор синхрокода и блок бу849192 6 ферной памяти, причем группа выходов генератора псевдослучайной последовательности соединена с группой входов дешифратора кодовых ком5 бинаций, а выход - со вторым входом полусумматора, выход которого является выходом устройства, первые входы элементов И группы соединены с соответствующими выходами дешифратора кодовых комбинаций и входами счетчика строк, выходы которого подключены ко вторым входам соответствующих элементов И группы, выходами соединенных с соответствующими входами шифраторов синхрокода и управляющими входа ми коммутатора и блока буферной памяти, информационный вход которого явля ется входом асинхронной информации устройства, а информационный выход соединен с первым информационным входом коммутатора, вторым информационным входом подключенного к выходу шифратора синхрокода и входу синхронной информации устройства.