SU884129A1 - Рециркул ционный преобразователь напр жени в код двойного уравновешивани - Google Patents

Description

минающего блока и блока сравнени , введен дополнительный аналоговый запоминающий блок, соединенный входом с выходом аналогового сумматора (интегратора) входом управлени  - с выходом блока управлени  и формировани  кода и выходом через коммутатор - с входом аналогового сумматора (интегратора), выходь основного и дополнительного аналоговых запоминающих блоков соединены с входами блока сравнени , причем аналоговый выход блока сравнени  соединен с входом коммутатора. На фиг. 1 представлена блок-схема ус тройства; на фиг. 2 - структурна  электрическа  схема. Рециркул ционный преобразователь напр жени  в код двойного уравновешивани , содержит аналоговый сумматор (интегратор ) 1, коммутатор 2, входную шину 3 устройства, источник 4 уравновешивающего напр жени , аналоговые запоминающие блоки 5 и 6, блок 7 сравнени , блок 8 управлени  и формировани  кода. Входы аналогового сумматора (интегра тора) 1 через коммутатор 2 соединены с входной шиной 3 устройства, выходами источника 4 уравновешивающего напр жени  и аналоговых запоминающих блоков 5 и 6. Выход аналогового сумматора (ин тегратора) 1 соединен с входами аналоговых запоминающих блоков 3 и 6, выходы которых соединены с входами блока 7 сравнени , цифровой выход которого соединен с входом блока 8 управлени  и формировани  кода, выходы которого соединены с входами управлени  коммутатора 2, источника 4 уравновешивающего напр жени , аналоговых запоминающих блоков 5 и 6 и блока 7 сравнени , аналоговый выход которого соединен с входом коммутатора 2. Устройство работает следующим образом . В устройстве реализуетс  алгоритм двойного уравновешивани , в котором по результату сравнени  преобразуемого напр жени  и у и с эталонным напр жением U эталонные напр жени  одного знака 11, , . -.,,, II. --т (ИР Ivi суммируютс  либо С прео vifc л / - tf разуемым напр жением либо с эталонным напр жением. Цепи рециркул ции напр жений дл  преобразуемого напр жени  и эталонным напр жениемвыполнены раздельными . Преобразуемое напр жение (J подаетс  на первый вход блока 7 сравне ни  путем рециркул ции по цепн аналогоВЫЙ сумматор (интегратор) 1 - аналоговое запоминающее устройство 5 - комму- атор 2, Эталонные напр жени  передаютс  на второй вход блока 7 сравнени  после рециркул ции по цепи аналоговый сумматор (интегратор) 1 - аналоговое запоминающее устройство 6 - коммутатор 2. Напр жени  U0x-( и ®Р вом и втором входах блока 7 сравнени  измен ютс  при применении положительных эталонных напр жений и разр дности преобразовани  Y по тактам уравновешивани  I (о/2) следующим образом вхлГЧ(ДиГ-.Л ВУ.2,Г. (н N-1. -/ ® -1 л-i пр мой и инверсный коды результата сравнени  на вь1ходе блока 7 сравнени , множитель (-1) учитывает изменение знака на выходе аналогового сумматора (интегратора) 1. Тожде- сгг енный результат преобразовани  может быть получен при применении отрицательных эталонных напр жений - . Каждый такт преобразовани  состоит из двух полутактов, которые выполн ютс  по сигналам блока 8 управлени  и формировани  кода. В первом полутакте преобразуемое напр жение (J присутствующее на входной шине 3 устройства, через коммутатор 2 и аналоговый сумматор (интегратор) 1 вводитс  в аналоговый запоминающий блок 5. Во втором полутакте эталонное напр жение U старшего разр да кода с выхода источника 4, уравновешивающего напр жени , также через коммутатор 2, аналоговый сумматор ( интегратор) 1 передаетс  в аналоговый запоминающий блок 6. Напр жени  с ходов аналоговых запоминаклдих блоков 5 и 6 поступают в блок 7 сравнени , где происходит их сравнение. По сигналу управлени  блок 7 сравнени  вырабатывает сигнал результата сра& нени , который сохран етс  в течейие следующего такта преобразовани  и ис пользуетс  дл  управлени  преобрйзовани- iiujlbOY е iv: MU jiiраодспил iiucvu oovoanr « ем в следующем такте. Если -U)(U2,TO в первом полутакте второго такта преобразовани  одновременно с напр жением- Ux с выхода аналогового запоминающего блока 5 и выхода источника 4 уравцовешивакмцего напр жени  кс 4мутатором 2 на в;сод аналогового сумматора (интегратора ) 5,1 подаетс  эталонное напр жение следующего разр да f 2 - Т выходе

58

аналогового сумматора (интегратора) 1 формируетс  напр жение U - (Jg, которое сравниваетс  в следующем полутакте с эталонным напр жением (i. При-U 7-U в первом полутакте преобразуемое напр жение рециркулирует без изменени , во втором полутакте аналоговый сумматор (интегратор) 1 суммирует эталонное напр жение - и с выхода аналогового запоминающего блока 6 и эталонное напр - жение U,ji. Далее выполн етс  новое сравнение напр жений на выходах аналоговых запоминающих блоков 5 и 6 и вырабатываетс  сигнал результата сравнени  Хд. По нему в следующем такте преобразовани  эталонное напр жение U - - суммируетс  с напр жением с выхода аналогового запоминающего устройства 5 или 6. Аналогично выполн ютс  такты уравновешивани  с использованием эталонных напр жений следующих разр дов. По результатам сравнени  X; блок В управлени  и формировани  кода вырабатывает код преобразуемого напр л ени 

.

N 9 + Т Г -У Т v.A

При преобразовании знакопеременных напр  жений вместо эталонного напр жени  и в первом такте преобразовани  на вход аналогового сумматора (интегратора ) 1 коммутатором 2 подаетс  нулевое напр жение. Работа устройства не мен етс , если выполн етс  интегро- суммирование- преобразуемых и эталонных напр жений в аналоговом сумматоре (интеграторе ) 1. На выходе последнего в этом случае присутствуют линейно измен ющиес  напр жени . Преобрзазованне с интегро-суммированием обеспечивает по-. давление шумов и помех в устройстве.

В оое цепи рециркул ции напр жений входит аналоговый сумматор (интегратор) 1, который вносит равные аддитивные погрешности в цепи рециркул ции напр жеНИИ . Блок 7 сравнени  реагирует на разностный сигнал напр жени , поэтому аддитивна  погрешность аналогового сумматора (интегратора) 1 не вли ет на ре- дультат преобразовани . Аналоговый сум- матор (интегратор) 1 выполн етс  на основе суммирующего (интегрирующего) операционного усили , который мен ет знак входных напр жений. В смежных тактах рециркул ции напр жений соста&л ющие погрешности вход т в результирующие сигналы с противоположными знаками и в значительной степени (до 10- 1ОО раз) компенсируютс .

29«

Так как цепи рециркул ции напр жени при изготовлении в едином технологическом процессе и близком расположении элементов на кристалле или подложке вследствие коррел ции имеют бш1зкие по значени м параметры, на результат преобразовани  вли ют не абсолютные значени  погрешностей, а разности одноименных погрешностей близких по параметрам элементов, Вр еменные и температурные дрейфы параметров элементов из-за малой длительности цикла преобразовани  У} тактов преобразовани , дгштельность такта преобразовани  0,5-5 мкс и рециркул ции напр жений с измен ющимис  знаками в смежных тактах-уравновешивани  оказывают малое вли ние на результат преобразовани .

Рециркул ци  напр жени  по первой рециркул ции вызывает по вление в каждом такте преобразовани  аддитивной сГо и мультипгог итивной (. составл ющих погрешностей, по второй цепи рециркул ции - аддитивной ( мультипликативной d) +л(Гцл составл ющих погрешностей . В конце цикла преобразовани  на входах блока сравнени  присутствуют напр жени 

%хГ-ик - м.

((,-.,U)/ ьхГ- /И-сГ.-лсГ).

С- - . -ДсГ) X (ш ЧчиЧ-ЯБлок 7 сравнени  реагирует на разностный сигнал uk . дл  оценки Д получают, пренебрега  составл ющими погрешности выше первого пор дка малоега

((и -ц}иН) ..|с«м-и)(иГ(Х-.-Х..;а(,иИ). |(..i..XH)-x,,U,.)(

Ч(v- i} - 4 C-D -cXi-Xi-HJ -jy

где Су- погрешность квантовани ;

-V 0,001-rOpOOl.

. Ои,л

ДАЧ

Алч

Claims (1)

1. Патент США № 3842413, кл. 340-347. А D, 1974.