SU1674170A1

SU1674170A1 - Кусочно-линейный аппроксиматор

Info

Publication number: SU1674170A1
Application number: SU884491097A
Authority: SU
Inventors: Валентина Максимовна Лукашенко; Андрей Германович Лукашенко
Original assignee: Новосибирский электротехнический институт
Priority date: 1988-07-27
Filing date: 1988-07-27
Publication date: 1991-08-30

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл реализации функции одной переменной в специализированных вычислительных системах управлени . Цель изобретени - повышение точности воспроизведени функций за счет снижени инструментальной погрешности. Кусочно-линейный аппроксиматор содержит источник 1 опорных напр жений, блок 2 компараторов, первую 3 и вторую 4 переключательные матрицы, суммирующий операционный усилитель 5, блок 6 синхронизации, блок 7 задани весовых коэффициентов и третью 8 переключательную матрицу и в процессе работы реализует аппроксимацию вида: G(X) = A_J + G^L(J)X, где G(X) - значение аппроксимируемой функции

A_J - кусочно-ступенчата функци уставок

пропорциональна целым степен м основани системы счислени

G - константа основани системы счислени , завис ща от типа блока 7 задани весовых коэффициентов и типа реализуемой функции

X - независима входна переменна , J - номер участка квантовани

L(J) - целое число со знаком, завис щее от номера участка и наклона функции F(X) на участке J. 1 з.п. ф-лы, 2 ил.

Description

Изобретение относитс к вычислительной технике и может быть использовано дл реализации функций одной переменной в специализированных вычислительных системах управлени .

Цель изобретени - повышение точности воспроизведени функций за счет снижени инструментальной погрешности.

На фиг. 1 представлена функциональна схема кусочно-линейного аппроксиматора; на фиг.2 - чейка переключательной матрицы , вариант исполнени .

Кусочно-линейный аппроксиматор (фиг. 1) содержит источник 1 опорных напр жений , блок 2 компараторов, первую 3 и вторую 4 переключательные матрицы, суммирующий операционный усилитель 5, блок 6 синхронизации, блок 7 задани весовых коэффициентов, и третью 8 переключательную матрицу.

Ячейка переключательной матрицы (фиг.2) содержит управл емый транзистор 9, инверторный нагрузочный транзистор 10. МДП-варактор 11, управл ющий транзистор 12, МДП-ключ 13, инвертор 14, информационный вход 15 и выход 16 чейки, а также управл ющий вход 17 матрицы, вход

i°i м

V4 О

18 запуска и вход 19 синхронизации матрицы .

Кусочно-линейный эппроксиматор работает следующим образом.

В процессе работы устройство (фиг.1) реализует аппроксимацию вида

G(X) aj + ql(J) X,

где G(X) - значение аппроксимируемой функции;

з - кусочно-ступенчата функци уставок , пропорциональна целым степен м основани системы счислени ;

q - константа основани системы счислени , завис щал от типа блока 7 задани весовых коэффициентов и типа реализуемой функции;

X - независима входна переменна ; Xj - величина квантовани X;

J - номер участка квантовани ;

IQ) - целое число со знаком, завис щее от номера участка и наклона функции F(X) на участке J.

Допустим, что в интервале изменени аргумента Xj-Xj+i заданна функци аппроксимируетс j-й образующей, на информационном входе блока 2 компараторов присутствует входной сигнал X, на опорные входы поступают напр жени с первой группы выходов источника 1 опорных напр жений , пропорциональные величинам

квантовани аргумента Xj(,2,3n). При

подаче первого управл ющего импульса синхронизации с первого выхода блока 6 синхронизации на j-м выходе блока 2 компараторов при достижении устанавливаетс сигнал, равный единице, а на остальных выходах сигнал равен нулю. При этом стабилизированна величина Xj с информационных входов второй переключательной матрицы 4 под действием сигнала на управл ющем входе с выхода блока 2 компараторов через открытый МДП-ключ 13 чейки переключательной матрицы поступает на вход блока 7 задани весовых коэффициентов , в котором X измен ет свое значение в раз, и величина под действием сигнала с выхода блока 2 компараторов через открытый ,, МДП-ключ 13 соответствующей чейки третьей переключательной матрицы 8 поступает на вход суммирующего операционного усилител 5, на который также поступает значение уставки а) с второй группы выходов источника 1 опорных напр жений через первую переключательную матрицу 3. На выходе суммирующего операционного усилител 5 по вл етс сигнал, пропорциональный величине

Claims

1. Кусочно-линейный аппроксиматор,

содержащий источник опорных напр жений , перва и втора группы выходов которого подключены соответственно к опорным входам блока компараторов и информационным входам первой переключательной матрицы, информационный вход аппроксиматора подключен к информационному входу блока крмпараторов, подключенного выходами к управл ющим входам

первой переключательной матрицы, выходы которой соединены с входами суммирующего операционного усилител , выход которого вл етс выходом аппроксиматора, отличающийс тем, что, с целью повышени точности воспроизведени функций за счет снижени инструментальной погрешности , в него введены блок синхронизации, блок задани весовых коэффициентов, втора и треть переключательные матрицы,

управл ющие входы которых подключены к выходам блока компараторов, опорные входы которого соединены с соответствующими информационными входами второй переключательной матрицы, подключенной

выходами к информационным входам блока задани весовых коэффициентов, выходы которого подключены к информационным входам третьей переключательной матрицы , выходы которой подключены к входам

суммирующего операционного усилител , входы синхронизации блока компараторов, первой, второй и третьей переключательных матриц подключены к первому выходу блока синхронизации, второй выход которого подключен к входам запуска первой, второй и третьей переключательных матриц. ,

2. Аппроксиматор по п. отличающийс тем, что переключательна матрица содержит N чеек, в каждой из которых инвертор

входом соединен с соответствующим управл ющим входом матрицы, а выходом подключен к затвору управл емого транзистора , исток которого подключен к стоку ин- верторного нагрузочного транзистора,

затвору МДП-варактора и затвору управл ющего транзистора, сток управл емого транзистора подключен к шине нулевого потенциала , сток управл ющего транзистора соединен с затвором МДП-ключа, а его

исток соединен с истоком и стоком МДП- варактора, с истоком инверторного нагрузочного транзистора и подключен к входу синхронизации переключательной матрицы , вход запуска которого подключен к истоку и затвору инверторного нагрузочного

транзистора, исток МДП-ключа вл етс 1-м (1 I N) информационным входом переключательной матрицы, а его сток вл етс 1-м выходом переключательной матрицы.