SU875376A1 - Device for determining maximum from m binary numbers - Google Patents
Device for determining maximum from m binary numbers Download PDFInfo
- Publication number
- SU875376A1 SU875376A1 SU802886601A SU2886601A SU875376A1 SU 875376 A1 SU875376 A1 SU 875376A1 SU 802886601 A SU802886601 A SU 802886601A SU 2886601 A SU2886601 A SU 2886601A SU 875376 A1 SU875376 A1 SU 875376A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- elements
- input
- output
- bit
- memory
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
Изобретение относитс к автомати ке и вычислительной технике и может быть использовано в цифровых вычислительных машинах. Известно устройство дл выделени экстремального из nm разр дных двоичных чисел, содержащее nm входовых элементов ИЛИ, nm разр дных регистров , m трехвходовых элементов И и одного m входового элемента ИЛИ на каходое из двоичных чисел. Пр мые выходы регистров поразр дно соедине ны с входами п входовых элементов ИЛИ ПЗ. Недостатком этого устройства вл етс сложность. Наиболее близким по технической сущности к предлагаемому вл ет с устройство дл сравнени mn разр дных чисел,состо щие из элементов ИЛИ, п« блоков сравнени , mn блокоэ последовательного опроса и блока индикации 2 . Недостатком известного устройств вл етс сложность. Цель изобретени - упрощение устройства. Поставленна цель достигаетс тем, что в устройстве дл определени максимального из двоичных чисел содержсцдем m групп элементов И, m групп элементов пам ти, m групп элементов ИЛИ, многовходовыс элементы ИЛИ, управл кхцие элементы И, регистр результата, элементы згщержки, причем вход управлени началом работы устройства соединен с первым входом первого управл ющего элемента И и со входом первого элемента задержки, выход каждого I-го элемента задержки , где ,2,...,(п-1), п - количество разр дов сравниваемых чисел подключен к первому входу (i +1)-го управл ющего элемента И и ко входу (i+l)-ro элемента задержки, выход (n-l)-ro элемента задержки соединен с выходной шиной устройства, выход каждого j-ro управл ющего элемента И, где ,2,...,n подключен к информационному входу j-ro разр да регистра результата, инверсный выход каждого первого элемента пам ти К-ой группы, где ,2,...,т соединен с первым входом первого элемента И К-ой группы, выход Ксокдого из которых подключен ко входу установки в нулевое состо ние второго элемента пам ,ти К-ой группы и к первому входу первого элемента ИЛИ К-ой группы, выход ка;адого Р-го элемента ИЛИ каждойThe invention relates to automation and computing and can be used in digital computers. A device is known for extracting an extreme of nm bit binary numbers, containing nm input elements OR, nm bit registers, m three-input elements AND, and one m input element OR for each of binary numbers. The direct outputs of the registers are bitwise connected to the inputs and input elements OR PZ. A disadvantage of this device is complexity. The closest in technical essence to the present invention is a device for comparing mn of bit numbers, consisting of OR elements, n "comparison blocks, mn sequential interrogation block and display unit 2. A disadvantage of the known devices is complexity. The purpose of the invention is to simplify the device. The goal is achieved by the fact that in the device for determining the maximum of binary numbers there are m groups of elements AND, m groups of memory elements, m groups of elements OR, multiple input highs OR, control khtsie elements AND, result register, charge elements, and the start control input device operation is connected to the first input of the first control element I and to the input of the first delay element, the output of each I-th delay element, where, 2, ..., (n-1), n is the number of bits of the numbers being compared is connected to the first input (i +1) - About control element I and to the input (i + l) -ro of the delay element, output (nl) -ro of the delay element connected to the output bus of the device, the output of each j-ro control element I, where, 2, ..., n is connected to the information input j-ro of the result register, the inverse output of each first memory element of the K-th group, where, 2, ..., t is connected to the first input of the first element of the K-th group, the output of the X of which connected to the installation input to the zero state of the second memory element of the K-th group and to the first input of the first element of the OR-th group, output ka; adogo P-th element OR each
К-ой группы, где ,2,...,(п-2) соединен с первым входом (Р+1) элемента ИЛИ К-ой группы, выход каждого 1-го элемента пам ти К-ой группы, где ,3,.,.(п-1) подключен к первому входу 1-го элемента И К-ой группы , выход которого подключен ко второму входу (1-1)-го элемента ИЛИ К-ой группы, пр мой выход каждого i-ro элемента пам ти К-ой группы соединен с К-ым входом i-ro многовходового элемента ИЛИ, выход каждого из которых подключен ко второму входуK-th group, where, 2, ..., (p-2) is connected to the first input (P + 1) of the element OR K-th group, the output of each 1st memory element of the K-th group, where, 3 ,.,. (p-1) is connected to the first input of the 1st element AND of the K-th group, the output of which is connected to the second input of the (1-1) -th element of the OR of the K-th group, direct output of each i-ro of the memory element of the K-th group is connected to the K-th input of the i-ro multi-input element OR, the output of each of which is connected to the second input
i-ro управл ющего элемента И, вы- ход каждого i-го управл ющего элемента И соединен со вторьоми входамиThe i-ro of the control element I, the output of each i-th control element I, is connected to the second and the inputs
i-ых элементов И всех групп.i-th elements And all groups.
На чертеже представлена блок-схема предлагаемого устройства.The drawing shows a block diagram of the proposed device.
Устройство содерхшт m групп элементов , 1,..., i;, ,1, 1|,...,The device contains m groups of elements, 1, ..., i ;, 1, 1 |, ...,
,..., , 1 , ... ,1;;, m групп элементов ИЛИ 2i( , 2,... ,2.2 2, 2,.. 2., ...,27, 25;, . . . , 2;j22 групп , элементов пам ти 3, Зп,., 3,, ...,, 1, ..., 1 ;;, m groups of elements OR 2i (, 2, ..., 2.2 2, 2, .. 2., ..., 27, 25 ;,.. ., 2; j22 groups, memory elements 3, Sn,., 3,
з1Э -ollloni om мнот-оJ ,...,Jf,,...,J, qj,.., многоs1E -ollloni om my mot-oJ, ..., Jf ,, ..., J, qj, .., a lot
входовые элементы ИЛИ 4 , 4,. . . ,4vi, управл ющие элементы И 5 , 5,j,.. .,5„ элементы задержки 6, 6 /i,. .. , 6,. , вход управлени 7 началом работы, выходные шины 8 устройства,, регистр 9 реэультата.input elements OR 4, 4 ,. . . , 4vi, control elements And 5, 5, j, ..., 5 "delay elements 6, 6 / i ,. .., 6 ,. , control input 7 start of work, output bus 8 device ,, register 9 re-result.
Устройство работает следующим образом .The device works as follows.
Перед началом работы регистр 9 результата сбрасываетс в нулевое состо ние, так же как и все элементы 3 пам ти перед приемом чисел. В элементы 3 пам ти заноситс mn-разр дных чисел и в устройство поступает импульс начала операции по входу 7, который разрешает прохожд,ние сигнала через управл ющий элемент И 5 в первый старший разр д, к первому входу которого подключен многовходовой элемент ИЛИ 4, св занный с пр мыми выходами элементов 3 пам ти одноименных разр дов всех чисел. Если хот бы в одном элементе пам ти записана единица, то сигнал через элемент ИЛИ 4 и элемент И 5 поступает в регистр 9 результата и записывает в него единицу в этом разр де, а также на вторые входы элементов И 1 данного разр да. Если в i-ом (,. m) числе данный разр д равен нулю, то с инверсного выхода i-г6 элемента 3 пам ти данного разр да снимаетс разрешающий потенциал, открьтающий элемент И 1 и на все элементы 3 пам ти младших разр дов -го числа через элементы ИЛИ 2 поступает сигнал, сбрасывающий их в нулевое состо ние Таким образом, данное число исключаетс из процесса поиска. Сигнал управл ющего элемента И 5 поступает на очередной элемент б задержки, обеспечивающий задержку сигнала на врем переключени одного разр даBefore starting operation, the result register 9 is reset to the zero state, as well as all the elements of the 3 memories before receiving the numbers. Elements 3 of the memory are entered into mn-bit numbers and the device receives a pulse of operation start at input 7, which allows the signal to pass through the control element AND 5 to the first most significant bit, to the first input of which a multi-input element OR 4 is connected, associated with direct outputs of memory elements 3 of the same-bit bits of all numbers. If a unit is recorded at least in one memory element, the signal through the OR element 4 and the AND 5 element enters the result register 9 and records the unit in this bit as well as the second inputs of the And 1 elements of this bit. If the i-th (,. M) number of this bit is zero, then from the inverse output i-r6 of element 3 of the memory of this bit the resolving potential is removed, the opening element I 1 and all the elements 3 of the lower-order memory - The first number through the elements OR 2 receives a signal that resets them to the zero state. Thus, this number is excluded from the search process. The signal of the control element AND 5 is fed to the next delayed element b, which provides a delay of the signal for the switching time of one bit.
элементов 3 пам ти. Сигнал с него поступает на элемент И 5 следуюьчего младшего разр да только после срабаты вани элемента 3 пам ти всех немаксимальных чисел, найденных-в |-ом такте. Таким образом, сохранившиес числа опрашиваютс на наличие единицы в следующем младшем разр де. Если ни одно число в данном разр де i-e содержит единицы, то стирание информации не происходит, так. как с элемента ИЛИ 4 не снимаетс разрешающий сигнал и все числа сохран ютс . Устройство дл выделени максимального числа из m двоичных чисел повтор ет описанные операции р раз. В результате формируетс конец операции на выходной шине 8 последовательно включенных (п-1) элементов 6 задержки , а в регистре 9 результата содержитс максимальное число из записанных в элементы 3 пам ти. Запись максимального числа происходит поразр дно , начина со старших разр дов. Таким образом, предлагаемое устройство позвол ет упростить структу5 РУ счет сокращени количества логических элементов, используемых в устройстве.3 memory elements. The signal from it arrives at the AND 5 element of the next least significant bit only after the operation of the vani of the memory element 3 of all non-maximal numbers found in the | th cycle. Thus, the surviving numbers are polled for the presence of a unit in the next lower order. If no number in this bit de i-e contains ones, then the erasure of information does not occur, so. as the permit signal is not removed from the OR 4 element, and all numbers are stored. A device for extracting a maximum number of m binary numbers repeats the operations described p times. As a result, the end of the operation is formed on the output bus 8 of the serially connected (p-1) delay elements 6, and the result register 9 contains the maximum number of memory elements written in the elements 3. Recording the maximum number occurs at the same time, starting with the highest bits. Thus, the proposed device allows us to simplify the structure of the 5 RU by reducing the number of logic elements used in the device.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802886601A SU875376A1 (en) | 1980-02-15 | 1980-02-15 | Device for determining maximum from m binary numbers |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802886601A SU875376A1 (en) | 1980-02-15 | 1980-02-15 | Device for determining maximum from m binary numbers |
Publications (1)
Publication Number | Publication Date |
---|---|
SU875376A1 true SU875376A1 (en) | 1981-10-23 |
Family
ID=20879481
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU802886601A SU875376A1 (en) | 1980-02-15 | 1980-02-15 | Device for determining maximum from m binary numbers |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU875376A1 (en) |
-
1980
- 1980-02-15 SU SU802886601A patent/SU875376A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU875376A1 (en) | Device for determining maximum from m binary numbers | |
SU932487A1 (en) | Number ordering device | |
SU545982A1 (en) | Device for classifying binary numbers | |
SU1092494A2 (en) | Device for sorting numbers | |
SU1649533A1 (en) | Numbers sorting device | |
SU1314386A1 (en) | Content-addressable storage | |
SU1411777A1 (en) | Device for performing fast fourier transform | |
SU723573A1 (en) | Device for determining most significant digit | |
SU824208A1 (en) | Device for determining the difference of two n-digit numbers | |
SU866576A1 (en) | Fixed storage | |
SU809376A1 (en) | Associative storage element | |
SU1023323A1 (en) | Device for cube root extraction | |
SU1290296A1 (en) | Device for sorting numbers | |
SU1386989A2 (en) | Data sorting device | |
SU987616A1 (en) | Device for serial discriminating unities from n-digit binary code | |
SU1621033A1 (en) | Device for with check for multiplying numbers | |
SU881727A1 (en) | Liscrete information collecting device | |
SU907542A2 (en) | Device for binary number comparison | |
SU1043634A1 (en) | Maximum number extraction device | |
SU1107124A1 (en) | Device for sequential extracting of ones from n-bit binary code | |
SU1432502A1 (en) | Device for comparing numbers | |
RU1803909C (en) | Device for arranging in sequence number files | |
RU1795471C (en) | Fast transform processor | |
SU1520595A1 (en) | Associative storage | |
SU1270900A1 (en) | Device for converting serial code to parallel code |