Изобретение относитс к автомати ке и вычислительной технике, в част ности к устройствам сортировки чисе и предназначено, например, дл элек |ронной цифровой вычислительной сист мы, выполненной на узлах с большой степенью интеграции.; Известно устройство дл сравнени двоичных чисел , содержавшее св занные соответствующим образом п двоичных вычитающих счетчика, два реверсивных счетчика,, триггеры, схемы И и ИЛИ и дифференцирующие цепи 1. Недостатками данного устройства вл ютс его сложность и применение значительного числа элементов пам ти что в целом, не позвол ет создать регул рную структуру с большой степенью интеграции. Известно также устройство дл определени максимального из группы чисел, содержащее св занные соответствующим образом регистры чисел, группы элементов И, элементы ИЛИ, регистр результата, группы выходных элементов И, элементы ИЛИ и И, элементы НЕ, выходные элементы И, управ л ющий регистр, управл ющие элементы И, управлйкнций элемент ИЛИ, элемент ИЛИ-НЕ, задающие элементы И и элементы залержки 2. Наиболее близким к изобретению по технической сущности и достигаемому эффекту вл етс устройство дл выделени максимального числа из hi двоичных чисел, содержащее m груп элементов И, m групп элементов пам ти , m групп элементов ИЛИ, многовходовые элементы ИЛИ, управл ющие элементы И, регистр результата, элементы Зсщержки, причем вход управлени началом работы устройства соедииен с первым входом первого управл ю щего элемента И и входом первого эле мента задержки, выход каждого i -го элемента задержки (,2,, .., П -1) ;1 П - количество сравниваемых чисел) подключен к первому входу (i+l)-ro управл ющего элемента И и входу {1+1)-го элемента задержки, выход (п-;1)-го элемента задержки соединен с выходной шиной устройства, выход каждого j -го управл ющего элемента (, 2,..., п) подключен к информационному входу ) -го разр да регистра результата, инверсный выход каждого первого элемента пам ти К-й группы (, 2,..., m ) соединен с первым входом первого элемента и К-й группы, выход каждого из которых под ключен к входу установки внулевое состо ние второго элемента пам ти К-й группы, выход каждого Р-го элемента ИЛИ -каждой К--й группы (, 2, ,,., П -2) соединен с первым входом (Р+1) элемента ИЛИ К-й группы, инверсный выход каждого 6 -го элемента пам ти К-й группы (, 3,.,., п-1) подключен к первому входу Р -го элемента И К-й группы, выход которого подключен к второму входу (-1)-го элемрнта ИЛИ К-й группы, пр мой выход каждого i-го элемента пам ти К-й группы соединен с К-м входом 1-го многовходового элемента ИЛИ, выход каждого из которых подключен к второму входу i-го управл ющего элемента И, выход каждого -го управл ющего элемента И соединен с вторыми входами ( -X элементов И всех групп13. Недостатком известных устройств вл етс их сложность. Цель изобретени - упрощение устройства . Поставленна цель достигаетс тем, что в устройство дл выделени максимального числа, содержащее (1 групп элементов И, гп групп элементов Пс1МЯти , где щ число сравниваемых двоичных чисел, элементы ИЛИ, управл ющие элементы И, регистр результата и элементы задержки, причем вход управлени началом работы устройства соединен с первым входом первого управл ющего элемента И и входом первого элемента задержки, выход i -го элемента задержк.и (, 2, ..., П -2) ; Ц -количество разр дов сравниваемых чисел) подключен к первому входу (п+1)-го управл кицего элемента И и входу (i -И)-го элемента задержки, выход (П-1)-го элемента задержки соединен с лвыходной шиной устройства, пр мой выход первого элемента пам ти К-й группы (где , 2,..., IT) соединен с К-м входом первого элемента ИЛИ, введены элементы НЕ, причем вход j-го элемента НЕ (где j 1, 2/...,П ) соединён с выходом j -го элемента ИЛИ, а выход подключен к второму входу -го управл ющего элемента И, выход которого подключен к входу установки в нуль j -го разр да регистра результата и входам установки в единичное состо ние j -X элементов пам ти всех.групп, выход первого элемента пам ти К-й группы соединен с первЕЛм входом первого элемента И той же группы, выход 6-го элемента И К-й группы ( где В 1, 2, . ., (П-2) ) подключен к первому входу (Е+1)-го эле- ; мента И той же группы, второй вход Р-го элемента И К-й группы где Р 1, 2..., ( -1) соединен с выходом (P-fl)-ro элемента пам ти той же группы , выход Р-го элемента И К-Й группы соединен с К-м Входом ()-го элемента ИЛИ. На чертеже представлена блок-схема предлагаемого устройства. Устройство содержит m групп элементов-1 , , 1 , ...„, , l|,... 1., ..., , Ij ,. . . и 1 псил ти, m групп элементов И 21, 2Л..., 2, 2, 2, у1oh о) о П) мыт-, ti-i у t «п-1 MHO говходовые элементы ИЛИ 3( , Зг , . . . . 1 3() , элементы НЕ 4 , 42,..., , управл ющие элементы И 5 , 5 , , .. , 5г) элементы 6, бг{ ,. . . , 6f задержки, вход 7 управлени началом работы, выходную шину 8 и регистр 9 результа та. Выходы всех элементов Ij , 1; ... , 1 у. пам ти подключены к первым элемента ИЛИ 3 входам многовходового i пам ти 1 (где выход каждого элемента пам ти 1 (где 8 2, .3,. .. , П ; , 2,. .. , hi) св зан с вторым входом элемента И 2°, первый .вход элемента И 2 (где , 2, ....f (п-2)) подключен к первому входу элемента И 2. Кроме того, выход каждого элемента И 2|(где 1, 2,... (h-1) ) св зан сК-м входом многовходового элемента ИЛИ 3j. Выход каждб го многовходового элемента ИЛИ 3j (гд 1, 2,...,П ) подсоединен через эле мент НЕ 4 , 4,.. ,, 4п ) к входу упра л кхцего элемента И 5 , первый вход управл ющего элемента И 5{ , соединен с входом каждого элемента задержки 6{.|. Вход 7 управлени началом работы св зан с первым входом элемента И 5; и входом первого из последовательно соединенных элементов задержки 6/, 6,..., 6fl.,, выход последнего соедцнен с выходной шиной устройства 8. выход каждого управл ющего элемента И 5j подключен к входу установки в единичное состо ние элементов пам ти l| , 1,- ,... , 1 7 и входу установки в нуль i -го разр да регистра 9 per зультата. Устройство работает следующим образом. tlepe начале работы все разр ды регистра 9 устанавливаютс в единичное состо ние. В элементы 1 пам ти заноситс Ш п -разр дных чисел. По сигналу начала операции, который пос тупает на вход 7, разрешаетс обработка сигналов с выхода элементов пам ти l| , 1,..., в которых записаны старшие разр ды чисел - если .на одном из упом нутых элементов пам ти записана хот бы одна единица, на выходе многовходового элемента ИЛИ 3 и соответствующего элемента НЕ 4 формируетс сигнал нулевого уровн а с выхода элемента И 5f снимаетс также сигнал нулевого уровн и, таким образом, первый разр д регистра 9 остаетс в единичном состо нии. С выходов элементов пам ти 1, 1,..., ij, в которых записан нуль, снимаетс сигнсш нулевого уровни, который, поступа на соответствующие элементы И , 2 ,. .,, 2 Ij, исключает дальнейшее участие чисел, в старшем разр де которых записан нуль, в последующих тактах сравнени . В случае, если в старших разр дах всех сравниваемьЬс чисел записаны нули, элементами ИЛИ 3, НЕ 4 и И 5 последовательно формируютс сигналы единичного уровн и старший разр д регистра 9. результата сбрасываетс в нуль, а элементы па .1 1 ,т м ти 1, устанавливаютс в единичное состо ние, разреша анализ в последующем такте работы устройства содержимого всех элементов пам ти Ij, l|,..,, 1. При по влении сигнала на выходе элемента б/ задержки производитс анализ содержимого элементов пам ти Uj, 1 ,.,., i, . не (исключенных на предыдущем такте работы устройства. Если на указанных элементах пам ти записана хот бы одна единица, элементами ИЛИ З., НЕ 4( и И Bg последовательно формируютс сигналы нулевого уровн - во втором разр де регистра 9 результата остаетс записайной единица, а с выходов элементов пам ти 1 , Ij,... 1 в которых записан нуль, снимаетс сигнал нулевого уровн , который, поступа на входы соответствующих элементов И 2 , 2 , . .. , 2 , исключает соответствующие числа из процесса сравнени на последующих тактах работы. Если на не исключенных на первом такте элементах пам ти 1 , ./ 1 записанывсе нули, сигнал единичного уровн последовательно формируетс на выходах элементов ИЛИ 32 НЕ 4 к И 52 . Сигналом с выхода элемента И 5,-второй разр д регистра 9 результата устанавливаетс в нуль, а элементы пам ти ll , 1, . . . , 12 устанавливают , а элементы пам ти 1, l| , с в ч нуль ..., Ij устанавливаютс в единицу, т.е. во втором такте, таким образом, не исключаетс ни одно число из дальнейших тактов сравнени . Аналогичным образом, последовательно во времени анализируютс остальные разр ды сравниваемых чисел. При выдаче единичного сигнала с выхода элемента 6п-4 задержки на выходную шину 8 устройства на регистре 9 результата фиксируетс код максимального числа. Изобретение позвол ет упростить структуру устройства по сравнению с известным за счет сокращени количества логических элементов, используемых в устройстве, . В известном устройстве число логических элементов. С,.2п4.тИп-3), ) а в предлагаемом С., 2п4-т (n-i). (2). Таким образом, в среднем число логических элементов в предлагаемом устройстве на 45% меньше, чем в известном .The invention relates to automation and computing, in particular to devices for sorting numbers, and is intended, for example, for an electronic digital computing system running on nodes with a high degree of integration .; A device for comparing binary numbers is known, containing appropriately connected p binary subtractive counters, two reversible counters, triggers, AND and OR circuits, and differentiating circuits 1. The disadvantages of this device are its complexity and the use of a significant number of memory elements that in general It does not allow to create a regular structure with a high degree of integration. It is also known a device for determining the maximum of a group of numbers, containing appropriately registers of numbers, groups of elements AND, elements OR, result register, groups of output elements AND, elements OR and AND, elements NOT, output elements AND, control register, AND control elements, the OR control element, the OR-NOT element, the AND control elements and the shutter 2 elements. The device for extracting the maximum number from hi two is the closest to the invention in terms of its technical essence and the effect achieved. numbers, containing m groups of elements And, m groups of elements of memory, m groups of elements OR, multi-input elements OR, control elements AND, result register, elements of the controller, the control input of the device’s start connecting with the first input of the first control element And the input of the first delay element, the output of each i -th delay element (, 2 ,, .., П -1); 1 П - the number of compared numbers) is connected to the first input (i + l) -ro of the control element AND and the input of the (1 + 1) -th delay element, the output of the (n-; 1) -th delay element is connected to the output The device bus, the output of each jth control element (, 2, ..., p) is connected to the information input) of the result register, the inverse output of each first memory element of the Kth group (, 2 ,. .., m) is connected to the first input of the first element and the K-th group, the output of each of which is connected to the installation input, the state of the second memory element of the K-th group, the output of each P-th element OR - each K-- group (, 2, ,,., P -2) is connected to the first input (P + 1) of the element OR of the k-th group, the inverse output of each 6th memory element of the K-th group (, 3 ,. ,., p-1) is connected to the first input of the P-th element of the K-th group, the output of which is connected to the second input of the (-1) -th element OR of the C-th group, direct output of each i-th memory element The Q th group is connected to the K th input of the 1st multi-input element OR, the output of each of which is connected to the second input of the i-th control element AND, the output of each -th control element AND is connected to the second inputs (-X elements AND all groups13. A disadvantage of the known devices is their complexity. The purpose of the invention is to simplify the device. The goal is achieved by the fact that in a device for allocating the maximum number containing (1 groups of elements AND, gp groups of elements PMS, where n is the number of compared binary numbers, elements OR, control elements AND, the result register and delay elements, and the beginning control input the device is connected to the first input of the first control element U and the input of the first delay element, the output of the i -th delay element and (, 2, ..., P -2); C-number of bits of the numbers being compared) is connected to the first input (n + 1) th control The element I and the input (i –I) of the delay element, the output (P – 1) of the delay element are connected to the output bus of the device, the direct output of the first memory element of the Kth group (where, 2, ..., IT) is connected to the Km input of the first element OR, elements are NOT, the input of the jth element is NOT (where j 1, 2 / ..., P) is connected to the output of the jth element OR, and the output is connected to the second the input of the ith control element I, the output of which is connected to the input of setting the zero of the jth digit of the result register and the installation inputs to the unit state j – X of the memory elements of all groups, the output of Vågå memory element K th group pervELm connected to the input of the first element of the same group, the yield of 6-th element K th group (wherein B 1, 2,. ., (P-2)) is connected to the first input of (E + 1) th element; And the same group, the second input of the P-th element and the K-th group where P 1, 2 ..., (-1) is connected to the output of the (P-fl) -ro memory element of the same group, the output of P- element of the AND-th group is connected to the K-th Input () -th element OR. The drawing shows a block diagram of the proposed device. The device contains m groups of elements-1,, 1, ... „,, l |, ... 1., ...,, Ij,. . . and 1 psi ty, m groups of elements AND 21, 2L ..., 2, 2, 2, y1oh o) o P) myt-, ti-i y t "n-1 MHO gohove elements OR 3 (, Зг,. 1 3 (), elements NOT 4, 42, ...,, control elements AND 5, 5, ..., 5d) elements 6, bg {,. . . , 6f delay, start control input 7, output bus 8 and result register 9. Outputs of all elements Ij, 1; ..., 1 y. the memory is connected to the first element OR 3 inputs of the multi-input i memory 1 (where the output of each memory element 1 (where 8 2, .3, ..., P;, 2, ..., hi) is associated with the second input element And 2 °, the first. input element And 2 (where, 2, .... f (p-2)) is connected to the first input element And 2. In addition, the output of each element And 2 | (where 1, 2, ... (h-1)) is connected with the K-th input of a multi-input element OR 3j. The output of each multi-input element OR 3j (Gd 1, 2, ..., P) is connected through the element NOT 4, 4, .. ,, 4p) to the input of the control of the element X 5, the first input of the control element 5, is connected to the input of each delay element 6 {. |. The start control input 7 is connected to the first input of the AND element 5; and the input of the first of the series-connected delay elements 6 /, 6, ..., 6fl. ,, the output of the latter is connected to the output bus of the device 8. The output of each control element AND 5j is connected to the input of the unit in a single state memory elements l | , 1, -, ..., 1 7 and the input of the setting to zero of the i-th bit of the register 9 per result. The device works as follows. tlepe start of operation, all bits of register 9 are set to one. Elements 1 of the memory are entered into W p-bit numbers. The operation start signal, which arrives at input 7, allows the processing of signals from the output of the memory elements l | , 1, ..., in which the higher bits of numbers are recorded - if at least one unit is recorded on one of the memory elements, the output of the multi-input element OR 3 and the corresponding element NOT 4 forms the zero level signal and the output of the element And 5f, the zero level signal is also removed and, thus, the first bit of register 9 remains in a single state. From the outputs of the memory elements 1, 1, ..., ij, in which the zero is written, the signal zero level is removed, which, arriving at the corresponding elements And, 2,. . ,, 2 Ij, excludes the further participation of numbers, in the highest order of which zero is written, in subsequent comparison cycles. If the most significant bits of all the comparison numbers are written with zeros, the elements OR 3, NOT 4 and AND 5 sequentially form the signals of the unit level and the most significant bit of the register 9. the result is reset to zero, and the elements of pa .1 1, m 1, are set to one state, permitting the analysis in the subsequent operation cycle of the contents device of all memory elements Ij, l |, .. ,, 1. 1. When a signal appears at the output of the b / delay element, the content of the memory elements Uj, 1 is analyzed. .,., i,. not (excluded from the previous device operation cycle. If at least one unit is recorded on the indicated memory elements, the elements OR Z., NOT 4 (and AND Bg) successively form zero-level signals — in the second discharge of the result register 9, the recording unit remains, and from the outputs of the memory elements 1, Ij, ... 1 in which zero is written, a zero level signal is taken, which, entering the inputs of the corresponding elements And 2, 2, ..., 2, excludes the corresponding numbers from the comparison process on subsequent cycles works. If not excluded The first cycle of the memory elements 1, ./ 1 is written down all the zeros, the signal of the unit level is sequentially formed at the outputs of the elements OR 32 NOT 4 to AND 52. The signal from the output of the element AND 5, the second bit of the result register 9 is set to zero, and the elements Ty ll, 1, ..., 12, are set, and memory elements 1, l |, c h h zero ..., Ij are set to one, i.e., in the second cycle, thus, not a single number is excluded from further cycles of comparison. Similarly, the remaining bits of the compared numbers are analyzed sequentially in time. When issuing a single signal from the output of the 6p-4 delay element to the output bus 8 of the device, the maximum number code is recorded on the result register 9. The invention makes it possible to simplify the structure of the device in comparison with the known one by reducing the number of logic elements used in the device,. In the known device the number of logical elements. C, .2p4.tIp-3),) and in the proposed S., 2n4-t (n-i). (2). Thus, on average, the number of logical elements in the proposed device is 45% less than in the known.