SU1164707A1

SU1164707A1 - Device for determining the most significant digit

Info

Publication number: SU1164707A1
Application number: SU833614123A
Authority: SU
Inventors: Юрий Сергеевич Тархов
Original assignee: Tarkhov Yurij S
Priority date: 1983-07-06
Filing date: 1983-07-06
Publication date: 1985-06-30

Abstract

УСТРОЙСТВО ДЛЯ ОПРВДЕПЕНИЯ СТАРШЕГО ЗНАЧАЩЕГО РАЗРЯДА, содержащее группу из п блоков вьзделени старшего разр да (п - число . разр дов входного кода), причем ка фзый блок выделени старшего разр да группы содержит две ; группы элементов И, две группы элементов НЕ, группу элементов И-НЕ, причем в каждом блоке вьщелени старшего разр да группы первый вход каждого i-ro элемента И-НЕ группы A device for defining the most significant digit, containing a group of n high-order allocation blocks (n is the number of input code bits), with the total high-altitude allocation unit of the group containing two; the groups of elements AND, two groups of elements NOT, the group of elements NAND, and in each block the highest bit of the group is the first input of each i-ro element NAND group

Description

/одноименного разр да входного кода устройства, инверсные входы разр дов входного кода которого соединены с вторыми входами элементов И первой группы и с первыми входами одноименных элементов И остальных групп, выходы элементов ИЛИ каждой i-й группы (i 1п-1) соединены с входами одноименных- элементов НЕ первой группы i-ro блока выделени старшего разр да группы, выходы элементов И первой группы каждого блока выделени старшего разр да группы соединены с входами одноименного шифратора группы, группа выходов каждого шифратора группы вл етс соответствующей группой выходов устройства, выход каждого элемента И второй группы каждого/ of the same name as the input code of the device, the inverse inputs of the bits of the input code of which are connected to the second inputs of the AND elements of the first group and the first inputs of the same elements AND other groups, the outputs of the OR elements of each i-th group (i 1n-1) are connected to the inputs elements of the same name are NOT the first group i-ro of the highlight block of the highest bit of the group, outputs of the elements AND the first group of each block of the high bit of the group are connected to the inputs of the same group encoder, the group of outputs of each encoder of the group is are a group corresponding outputs of the device, the output of each AND gate of each of the second group

6470764707

i-ro блока выделени старшего раз . р да группы (i 1,...,п-1) соединен с первым входом одноименного элемента ИЛИ (1+1)-й группы, выход элемента ИЛИ-НЕ i-ro (,..,,п) блока выделени старшего разр да группы соединен с вторыми входами элементов И (i+1)-ft группы, выход первого элемента И i-й группы (i 2,...,п) соединен с входом первого элемента НЕ первой группы (i+1)-ro блока выделени старшего разр да группы, выход i-го элемента И (,...,п) j-й группы (J 1,.,.,п-1) соединен с вторым входом 1-го элемента ИЛИ j-й группы, выход элемента ИЛИ вл етс сигнальным выходом устройст - ва.i-ro highlight allocation block A row of a group (i 1, ..., p-1) is connected to the first input of the element of the same name OR (1 + 1) group, the output of the element OR NOT i-ro (, .., n) of the senior selection block the group bit is connected to the second inputs of the AND (i + 1) -ft group elements, the output of the first element AND the i-th group (i 2, ..., n) is connected to the input of the first element NOT of the first group (i + 1) - The ro block of the high bit of the group, the output of the ith element AND (, ..., p) of the jth group (J 1,.,., p-1) is connected to the second input of the 1st element OR jth group, the output of the element OR is the signal output of the device.

1one

Изобретение относитс к вычислительной технике, может быть использовано в цифровых вычислительных устройствах, а также в устройствах приема и передачи информации.The invention relates to computing, can be used in digital computing devices, as well as in devices for receiving and transmitting information.

Известно устройство дл определени старшего з.начащего разр да, содержащее п-разр дный регистр,, ri-1 элементов И-НЕ, п-1 элементов И и п-2 элементов НЕ lj . A device is known for determining the higher-valued high-order bit, containing a n-bit register, ri-1 elements AND-NOT, n-1 elements AND, and n-2 elements NOT lj.

Недостаток известного устройства - ограниченные функциональные возможности.A disadvantage of the known device is limited functionality.

. Наиболее близким техническим решением к изобретению вл етс устройство дл определени старшего значащего разр да, содержащее п-разр дный регистр, п-1 элементов И-НЕ, две группы элементов И по п-Т элемент в каждой, п-1 элемент НЕ и элемент ИЛИ, пр мой выход первого разр да регистра .соединен с первой выходной шиной, инверсный выход первого разр да регистра соединен с первым входом первого элемента И первой группы инверсньА выход каждого i-ro разр да регистра (1 2,3,...,п) соединен с первым входом (i-l)-ro элемента И-НЕ, выход каждого j-го элемента И-НЕ. The closest technical solution to the invention is a device for determining the most significant bit, containing an n-bit register, n-1 AND-NOT elements, two groups of AND elements and an n-T element in each, n-1 element and NOT element OR, the direct output of the first register bit is connected to the first output bus, the inverse output of the first register bit is connected to the first input of the first element AND of the first group of inversion output of each i-ro register bit (1 2.3, ..., p) connected to the first input (il) -ro of the NAND element, the output of each j-th element -NOT

(j 1,2,...,п-2) подключен через j-и элемент НЕ к первому входу (j+1)-ro элемента И первой группы, выход каждого К-го элемента И соединен с (К+1)-й шиной первых выходньгх шин, выход каждого j-ro элемента И-НЕ соединен с вторым входом j-ro элемента И, выход Р-го элемента НЕ, где Р 1,2,...,п-2, подключен .к второму вхоДу (Р+1)-го элемелта И-НЕ; инверсный выход первого разр да регистра соединен с вторым входом первого элемента И-НЕ, выход (п-1)-го элементна И-НЕ подключен к второму входу (п-1)-го элемента И, первый вход К-го элемента И второй группы (К 1,...,п-1) подключен к пр мому вьгх:оду (К+1)-го разр да п-разр дного регистра, второй вход т-г.о элемента И (т 2,...,(j 1,2, ..., p-2) is connected via j and the element NOT to the first input (j + 1) -ro of the element AND of the first group, the output of each K-th element I is connected to (K + 1) the first bus of the first output buses, each j-ro element AND-NOT is connected to the second input of the j-ro element AND, the output of the P-th element is NOT, where P 1,2, ..., p-2 is connected. the second entry of the (P + 1) -th element of NAND; the inverse output of the first register register is connected to the second input of the first NAND element, the output of the (n-1) -th element of the NID is connected to the second input of the (n-1) -th element of the AND, the first input of the K-th element AND the second groups (K 1, ..., p-1) are connected to the direct output: ode (K + 1) -th bit of the n-bit register, the second input of the t-th of the I element (t 2, .. .

п-1) второй группы подключен к выходу (m-l)-ro элемента И-НЕ, а выход К-го элемента И второй группы подключен к К-му входу элемента ИЛИ,p-1) of the second group is connected to the output (m-l) -ro of the AND-NOT element, and the output of the K-th element AND of the second group is connected to the K-th input of the OR element,

выход которого вл етс вторым выходом устройства, пр мой выход первого разр да п-разр дног,о регистра подключен квторому входу первого элемента И второй группы, вход п-го элемента НЕ подключен к выходу ( n-l)-ro элемента И-НЕ, а вьгход по ключей к выходу устройства 2j. Однако и данное устройство имее ограниченные функциональные возмож . ности, так как не решает задачу одновременной шифрации единиц и нулей в п-разр дном двоичном коде. Целью изобретени вл етс распшрение функциональных возможностей за счет одновременной шифрации единиц и нулей входного кода Поставленна цель достигаетс тем, что в устройство дл определени старшего значащего разр да , содержащее группу из п блоков выделени старшего разр да, (п число разр дов входного кода), причем.каждый блок выделени старш го, разр да группы содержит две гру пы элементов И, две группы злементов НЕ и группу элементов И-НЕ,при чем в каждом блоке вьщелени старщего разр да группы первый вход каждого i-ro элемента И-НЕ группы (i 2,...,п) соединен с вькодом (i-H)-ro элемента НЕ первой группы первый и второй входы первого элемента И-НЕ группы соединены с выходами соответственно первого и второгр элементов НЕ первой группы вьпсод i-ro элемента И-НЕ группы (i 1,...,п) через i-й элемент НЕ второй группы соединен с вторым входом (i+t)-ro элемента И-НЕ груп пы, выход i-ro элемента НЕ второй группы (i 1,...,п-1) соединен с первым входом i-ro элемента И первой группы (i 2,...,п), первый вход первого элемента И первой группы соединен с выходом первого элемента НЕ первой группы, вторые входы элементов И первой группы соединены с выходами одноименных элементов И-НЕ группы, первый и второй входы первого элемента И второй группы соединены соответственно с входом первого элемента НЕ первой группы и с входом вто рого элемента НЕ цервой группы, первый вход каждого К-го элемента И второй группы (к 2,...,п) соединен с входом L-ro элемента НЕ первой группы (L 3,...,nJ, второй вход каждого К-го элемента И второй группы соединен с выходом i-ro элемента И-НЕ группы (i 1, ..., п), введены элемент ИЛИ, элемент НЕ,п групп из п элементов И, 074 п групп элементов ИЛИ и группу из п шифраторов, причем кажда группа элементов ИЛИ, кроме первой содер- жит элементов ИЛИ, перва группа элементов ИЛИ содержит п элементов ИЛИ, в каждый блок вьделени старшего разр да группы введен элемент ИЛИ-НЕ, входы которого соединены с выходами элеменов И второй группы своего блока выделени старшего разр да группы, пр мые входы разр дов входного кода устройства соединены с входами элемента ИЛИ, выход которого через элемент НЕ соединен с первыми входами элементов И первой группы, выходы которых соединены с первыми входами одноименных элементов ИЛИ первой группы, второй вход каждого из ко- торых соединен с пр мым входом одноименного разр да входного кода устройства, инверсные входы разр дов входного кода которого соединены с вторыми входами элементов И первой группы и с первыми входами одноименных элементов И остальных групп, выходы элементов ИЛИ казкдой i-й группы (i 1,...,п-1) соединены с входами одноименных элементов НЕ первой группы i-ro блока выделени старшего разр да группы, выходы элементов И.первой группы каждого блока вьщелени старшего разр да группы соединены с входами одноименного шифратора группы, группа выходов каждого шифратора вл етс соответствующей группой выходов устройства, выход каждого элемента И второй группы каждого i-ro блока выделени старшего разр да (i 1,...,п-1) группы соединен с первым входом одноименного элемента ИЛИ (i+1)-й группы, выход элемента ИЛИ-НЕ i-ro (i 1,...,п) блока ььщелени . старшего разр да группы соединен с вторыми входами элементов И (i+1)-й группы, выход первого элемента И i-й группы (i 2,...,п) соединен с входом первого элемента НЕ первой группы (i+1)-ro блока вьщелени старшего разр да группы, выход i-rb элемента И (i 2,...,п) j-й группы (jsil,... ,п-1) соединен с вторым входом i-ro элемента ИЛИ j-ой группы , выход элемента ИЛИ вл етс сигнальным выходом устройст ва .the output of which is the second output of the device, the direct output of the first bit of the n-bit, about the register is connected to the second input of the first element AND of the second group, the input of the nth element is NOT connected to the output (nl) -ro of the AND-NOT element, but Key input to the output of the device 2j. However, this device has limited functional capabilities. because it does not solve the problem of simultaneous encryption of ones and zeros in an n-bit binary code. The aim of the invention is to expand the functionality due to the simultaneous encryption of units and zeros of the input code. The goal is achieved by the fact that a device for determining the most significant bit containing a group of n high-order allocation blocks, (n the number of bits of the input code), each block of the highest, group bit contains two groups of AND elements, two groups of NO elements and a group of NAND elements, and in each block of the high bit group the first input of each i-ro element is AND- NOT groups (i 2, ..., p) are connected to the code (iH) -ro of the element NOT of the first group, the first and second inputs of the first element of the AND-NOT group are connected to the outputs of the first and second elements of the first group NOT of the i-ro element, respectively AND-NOT groups (i 1, ..., p) through the i-th element of the NOT of the second group is connected to the second input (i + t) -ro of the element AND-HE group, the output of the i-ro element is NOT the second group (i 1, ..., p-1) is connected to the first input of the i-ro element AND of the first group (i 2, ..., p), the first input of the first element AND of the first group is connected to the output of the first element NOT of the first group, the second inputs uh The elements of the AND group of the first group are connected to the outputs of the same-name elements of the IS-NOT group, the first and second inputs of the first element AND the second group are connected respectively to the input of the first element NOT the first group and to the input of the second element NOT the cervical group, the first input of each K-th element AND the second group (k 2, ..., p) is connected to the input L-ro of the element NOT of the first group (L 3, ..., nJ, the second input of each K-th element And the second group is connected to the output of the i-ro element And - NOT groups (i 1, ..., p), the element OR, the element NOT, n groups of n elements AND, 074 n groups of elements are entered OR and a group of n encoders, each group of elements OR, besides the first containing elements OR, the first group of elements OR contains n elements OR, an element OR-NOT whose inputs are connected to the outputs of elements And the second group of its block of selection of the senior bit of the group, the direct inputs of the bits of the input device code are connected to the inputs of the OR element, the output of which is NOT connected to the first inputs of the AND elements of the first group, the outputs of which are connected to the first the inputs of the same name OR elements of the first group, the second input of each of which is connected to the direct input of the same name of the input code of the device, the inverse inputs of the bits of the input code of which are connected to the second inputs of the AND elements of the first group and the first inputs of the same elements and other groups , the outputs of the elements OR by the command of the i-th group (i 1, ..., p-1) are connected to the inputs of the elements of the same name NOT of the first group of the i-th block of the high bit of the group, the outputs of the elements of the first group of each block of the higher p The groups are connected to the inputs of the same encoder of the group, the group of outputs of each encoder is the corresponding group of outputs of the device, the output of each element AND the second group of each i-ro highlight allocation unit (i 1, ..., p-1) of the group is connected with the first input of the element of the same name OR (i + 1) -th group, the output of the element OR-NOT i-ro (i 1, ..., n) of the block. the highest bit of the group is connected to the second inputs of the AND (i + 1) -th group elements, the output of the first element AND the i-th group (i 2, ..., n) is connected to the input of the first element NOT the first group (i + 1) The -ro block of the higher bit of the group, the output of the i-rb element AND (i 2, ..., n) of the j-th group (jsil, ..., n-1) is connected to the second input of the i-ro element OR j -th group, the output of the element OR is the signal output of the device.

5five

На фиг.1 приведена структурна схема устройства; на фиг.2 --то же, блок выделени старшего разр да.Figure 1 shows the block diagram of the device; 2 is the same, the highlight allocation unit.

Устройство содержит элемент РШИ элемент НЕ 2, блоки 3,-3 вьщелени старшего разр да, группы элементов ИЛИ 4, группь элементов И 5, сигнальный выход 6 устройства, пр мые и инверсные разр ды 7 входного кода, шифраторы , выходы, 9 элементов ИЛИ 4, выходы 10,-IOn, 11 и 12, блоков 3, выходы 13 устройства. Блок.З (фиг.2) содержит элементы НЕ 1,4, элементы И-НЕ 15, элементы И 16, элементы НЕ 17, элементы И 18, элемент ИЛИ-НЕ 19. Устройство работает следующим образом.The device contains the element RSHI element NOT 2, blocks 3, -3 of the highest-order bit, the group of elements OR 4, the group of elements AND 5, the signal output 6 of the device, the direct and inverse bits 7 of the input code, encoders, outputs, 9 elements OR 4, outputs 10, -IOn, 11 and 12, blocks 3, outputs 13 of the device. Blok.Z (Fig.2) contains the elements NOT 1,4, the elements AND-NOT 15, the elements And 16, the elements NOT 17, the elements And 18, the element OR-NOT 19. The device works as follows.

Пр мые и инверсные выходы разр дов анализируемого двоичного кода А подаютс на входы 7 устройства . Возможны три случа : во всех разр дах кода записаны нули, во всех разр дах кода записаны единиць и количество разр дов, в которые записаны единицы, меньше п.. The direct and inverse outputs of the bits of the analyzed binary code A are fed to the inputs 7 of the device. Three cases are possible: zeros are written in all bits of a code, units are written in all bits of a code, and the number of bits in which units are written is less than n.

В первом случае на выходе элемента ИЛИ 1 нулевой потенциал, на вторых входах элементов И 5 первой группы разрешающий потенциа Инверсный анализируемый код А через открытые элементы И 5, элементы ИЛИ 4 поступает на входы 9 блок 3 выделени старшего разр да. В блоке 3 вьщел етс старший значащи разр д. Сигнал, равный единице,будет на выходе 10|, так как на всех входах 9 присутствуют единицы, а н всех остальных выходах 10 должен быть нуль.In the first case, at the output of the element OR 1, there is zero potential, at the second inputs of the AND 5 elements of the first group, the resolving potential Inverse analyzed code A through the open elements AND 5, the elements OR 4 are fed to the inputs 9 of the high-order extraction unit 3. In block 3, the most significant bit is selected. The signal, equal to one, will be at output 10 |, since there are ones on all inputs 9, and all other outputs 10 must be zero.

На выходах 13 шифратора 8 буде двоичньй код, соответствутощий номеру старшего разр да (в данном случае ... 001). С выходов 11 анали3HpyeNibrti код А с исключенной старшей единицей поступает на следуюпщй блок 3. вьщелени старшего разр да через элементы ИЛИ 4 второй группы. Нулгзой сигнал на выходе 12 блока 3 выделени старшего разр да будет в случае, если количество единиц на входах 9 данного блока более одной. Следовательно, в данном случае на выходе 12 блока 3, нулевой сигнал, а на элементах И 5 второй группы запрещающий потенциал. В следующем блокеAt outputs 13 of the encoder 8, there will be a binary code corresponding to the highest digit number (in this case ... 001). From outputs 11 of the analyst, 3HpyeNibrti, code A with the excluded upper unit goes to the next block 3. Higher order of the higher order through the elements OR 4 of the second group. A zero signal at the output 12 of the high-order block 3 will be in case the number of units at the inputs 9 of this block is more than one. Therefore, in this case, the output 12 of block 3, the zero signal, and on the elements And 5 of the second group of the inhibitory potential. In the next block

4707. 4707.

3„.у выделени - старшего разр да выI дел етс старший значащий разр д из остатка анализируемого кода определ етс условие -. количество единицIn the selection — the most significant bit — the most significant bit is divided from the remainder of the code being analyzed, the condition is determined. number of units

5 больше одной или меньше, исключа- . етс старший значащий .разр д. Сигнал единицы будет на,выходе lOj, на выходе 12. На выходе шифратора 8. двоичный код номера разр да (...010). Далее, схема работает аналогично.5 more than one or less, except-. The most significant bit is. The unit signal will be at, output lOj, at output 12. At the output of the encoder 8. the binary code of the digit number (... 010). Further, the scheme works similarly.

На выходах шифраторов 8. -8 j будут последовательно расположенные двоичные коды номеров разр 5At the outputs of the encoders 8. -8 j will be sequentially arranged binary codes of bit size 5

дов анализируемого кода, наход щихс в нуле (...001,...010...011, ...111).The codes of the analyzed code are in zero (... 001, ... 010 ... 011, ... 111).

Во втором случае, когда во всех разр дах анализируемого кода запиW саны единицы, на выходе элемента ИЛИ 1 будет единичный потенциал, а на вторых входах элементов И 5 первой группы - запрещающий потенциал . Пр мой код А через элементы In the second case, when in all bits of the analyzed code there are unit records, at the output of the element OR 1 there will be a unit potential, and at the second inputs of the elements And 5 of the first group - the inhibitory potential. Direct code A through elements

. РШИ поступает на входы 9 блока 3, вьщёлени старшегоразр да. Дальнейша работа устройства аналогична описанной в первом случае. На выходах шифраторов 8,-8р, будут. The RSHI enters the inputs 9 of block 3, the senior allocator. Further operation of the device is similar to that described in the first case. At the outputs of the encoders 8, -8p, will be

30 последовательно расположенные двоич ,ные коды номе.ров разр дов анализируемого кода, наход щихс в единице (...000,...010,...011...111).30 consecutively arranged binary codes of the no. Of bits of the analyzed code, which are in the unit (... 000, ... 010, ... 011 ... 111).

. В третьем случае, когда в К разр дов анализируемого кода записа ны единицы, на выходе элемента HJIHI будет единичный потенциал, а на вторых входах элементов И первой группы - запрещающий потенциал. Пр мой анализируемый код А через элементы . ИЛИ поступает, на вход 9 блока 3.. In the third case, when units are recorded in K bits of the analyzed code, the output potential of the HJIHI element will be a single potential, and the second inputs of the AND elements of the first group will have a inhibitory potential. Direct analyzed code A through elements. OR arrives at the input 9 of block 3.

В блоке 3 вьщел етс старший значащий разр д, в котором записана единица. С выходов 11 передаетс на следующий блок 3,| анализируемый код А с исключенной старшей единицей . Единичный сигнал будет на выходе 10, -номер которого соотS ветствует номеру разр да, в который была записана старша единица, а на выходе шифратора г соответствующий ему двоичный код. На выходах 10 К-го блока 3 выделени In block 3, the most significant bit in which the unit is recorded is selected. From outputs 11 it is transmitted to the next block 3, | The analyzed code A with the excluded highest unit. The single signal will be at output 10, the number of which corresponds to the number of the discharge in which the highest unit was written, and the output of the encoder is the corresponding binary code. At the outputs of the 10 K-th block 3 allocation

старшего разр да будет единичный сигнал, соответствующий номеру разр да- , в которьй была записаиа последн единица, а на выходе шифратора 8j - соответствующий ему даоичный код. На выходе 12 блока Зх единичный потенциал, так как на входы 9 этого блока поступил код, в котором единица, записана только в одном разр де, на вторых входах элементов И 5 разрешающий потенциал . На входы 9 блока 3 , через открытые элементы И 5, элементы ИЛИ А поступит инверсный анализируемый код А. Единичный сигнал будет на выходе 10, номер которого соответствует номеру старшего разр да кода А, в котором записан нуль, а на выходе шифратора 8 . - соответствукнций ему двончньтй код. Далее схема работает аналогично рпи санному в первом случае. На выходах шифратора 8;|-8 ц будут последовательно расположенные двоичные коды номеров разр дов, в которых записаны единицы , а на выходах шифраторов . 8к.. -8„ - номера разр дов, нахоадщихс в нуле. the most significant bit will be a single signal corresponding to the bit number - the last one was recorded in, and the output of the encoder 8j will be its corresponding code. At output 12 of block 3x, the unit potential, since the inputs to 9 of this block received a code in which the unit is recorded only in one bit, the second potential on the second inputs of the And 5 elements. At the inputs 9 of block 3, through the open elements AND 5, the elements OR A will receive an inverse analyzed code A. The single signal will be output 10, the number of which corresponds to the number of the most significant bit of code A, in which zero is written, and the output of the encoder 8. - Corresponds to him a two-digit code. Further, the scheme works in the same way as in the first case. At the outputs of the encoder 8; | -8 c there will be successively arranged binary codes of the numbers of bits in which the units are written, and at the outputs of the encoders. 8k .. -8 „- numbers of bits located at zero.

Блок 3 выделени старшего разр да работает следующим образом.The highlight allocation unit 3 operates as follows.

Анализируемый код поступает на входы 9. Элементы И-НЕ 15, НЕ 17 и И 16 служат дл выделени старшего значащего разр да, поступившего на входы 9, Схема распредел ет потенциалы таким образом, что единицыThe analyzed code is fed to the inputs 9. The elements AND-NOT 15, HE 17 and AND 16 serve to highlight the most significant bit received at the inputs 9, the circuit distributes the potentials in such a way that the units

078078

старшего разр да, распростран сь на значащие младшие разр ды, запрещают прохождение сигналов значащих цифр на выходы 10 младших разр дов блока независимо от того, какое число записано в пределах разр дности. Сигнал, равный единице, будет на том выходе 10, номер которого соответствует входу 9, на которомthe higher bit, extending to the significant lower bits, prohibits the passage of signals of significant digits to the outputs of the 10 lower bits of the block, regardless of what number is recorded within the limits of the size limit. A signal equal to one will be at that output 10, the number of which corresponds to input 9, at which

присутствует старша единица,на всех остальных выходах 10 должен быть нуль независимо от состо ний остальных входов 9. .the highest unit is present, on all other outputs 10 must be zero, regardless of the states of the remaining inputs 9..

Когда число единиц в анализируемом коде больше одной, сигнал равный нулю, будет на выходе элемен-та ИЛИ-НЕ и выходе 12. Единица старшего разр да кода, распростран сь по цепочке элементов И-НЕ 15 и элементов НЕ 17, дает разрешение на одни входы элементов И 18, другие входь которьк подключены к входам блока 9 младших разр дов. Единица любого младшего разр да через элемент И 18, элемент ИЛИ-НЕ поступает на выход 12, а на выходы VI разр ды анализируемого кода с исключенной старшей единицей.When the number of units in the analyzed code is more than one, the signal equal to zero will be at the output of the OR-NOT element and the output 12. The unit of the most significant bit of the code, spreading through the chain of AND-NOT elements 15 and NOT 17 elements, gives permission to one the inputs of the elements And 18, the other inputs are connected to the inputs of the block 9 lower bits. The unit of any low-order bit through the element AND 18, the element OR-NOT goes to output 12, and to the outputs of the VI-bit of the analyzed code with the excluded highest unit.

Применение изобретени .позвол ет расширить функциональные возмож-; ности устройства. .The application of the invention allows to extend the functional possibilities; device. .

rOnJtrOnJt

Claims

DEVICE FOR DETERMINING THE OLDEST VALUABLE DISCHARGE, containing a group of η high-order allocation blocks (n is the number of bits of the input code), each high-order selection block of the group contains two; groups of AND elements, two groups of NOT elements, a group of AND elements, and in each block for highlighting the highest category of the group, the first input of each i-ro element of the AND NOT group (ί = 2, ..., n) is connected to the output (i + D-element of NOT the first group, • the first and second inputs of the first element of the NOT-group are connected to the outputs of the first and second elements of the NOT first group, respectively, the output of the i-ro element of the NOT-group (ί ^and 1, ..., o) through the i-th element of the second group NOT connected to the second input of the (i + 1) -ro element of the AND-NOT group, the output of the i-ro element of the second group (i = 1, ...., p-1) is connected with lane by the input of the j-ro element And the first group (j = 2, ..., η), the first input of the first element And the first group is connected to the output of the first element NOT of the first group, the second inputs of the elements And of the first group are connected to the outputs of the same elements AND NOT groups, the first and second inputs of the first element AND of the second group are connected respectively to the input of the first element NOT of the first group and to the input of the second element NOT of the first group, the first input of each Kth element AND of the second group (K = 2, .. ., n) is connected to the input L-ro of the element NOT of the first group (L = 3, ..., n), the second input of each about the K-th element AND of the second group is connected to the output of the i-ro element of the AND-NOT group (i = 1, ..., p), characterized in that, in order to expand the functional * capabilities of the device due to the simultaneous encryption of the units and zeros of the input code, the device contains an OR element, an NOT element, η groups of η AND elements, h groups of OR elements and a group of η encoders, each group of OR elements, except the first, contains p-1 OR elements, the first group of OR elements contains η elements OR, in each block of allocation of the highest category of the group the element IPI-NOT is introduced, in the moves of which are connected to the outputs of the AND elements of the second group of the unit for allocating the highest category of the group, the direct inputs of the bits of the input code of the device are connected to the inputs of the OR element, the output of which through the element is NOT connected to the first inputs of the elements AND of the first group, the outputs of which are connected to the first inputs of the same elements OR of the first group, the second input of each of which is connected to a direct input of the same category of the input code of the device, the inverse inputs of the bits of the input code of which are connected to the second inputs elements of the first group and with the first inputs of the same elements AND the remaining groups, the outputs of the OR elements of each i-th group (i = 1 ..... p-1) are connected to the inputs of the same elements NOT of the first group i-ro of the high-order selection block groups, outputs of the elements And the first group of each highlight block of the senior category of the group is connected to the inputs of the same group encoder, the group of outputs of each encoder of the group is the corresponding group of device outputs, the output of each element And the second group of each i-ro block of selection of the senior p a group charge (i = 1, ..., -n — 1) is connected to the first input of the OR element of the same name (i + D-group, the output of the OR-HE element i-ro (i = 1, .. ,, η) the high-order highlight block of the group is connected to the second inputs of AND elements (i + D-group, the output of the first AND element of the i-th group (i = 2, ..., η) is connected to the input of the first element NOT of the first group (i + 1 ) of the senior block allocation block of the group, the output of the i-ro element And (i = 2, ..., η) of the j-th group (j = 1, ..., n-1) is connected to the second input of i-ro of the OR element of the jth group, the output of the OR element is the signal output of the device.