SU1059563A1

SU1059563A1 - Device for selecting extremal numbers

Info

Publication number: SU1059563A1
Application number: SU823466924A
Authority: SU
Inventors: Геннадий Алексеевич Поляков; Валентин Евгеньевич Козлов
Priority date: 1982-07-08
Filing date: 1982-07-08
Publication date: 1983-12-07

Abstract

УСТРОЙСТВО ДЛЯ ВЫДЕЛЕНИЯ ЭКСТРЕМАЛЬНЫХ ЧИСЕЛ, содер)-атее И блоков сравнени (п - количество срав-. HHBaeNf-ix чисел), каждый из которых содержит регистр, первый элемент И, узел св зи, состо щи; из первого и второго элементов ИЛИ,m узлов коммутации (п - число разр дов сравниваем 1х чисел), каждый из которчх состоит из первого и второго элементов И и элемента ИЛИ, и схему сравнени , состоглпую из первого и второго триггеров, первого, второго и третьего элементов И, причем первый вь-хвд блокировки каждого -го блока сравнени (i 1,2, ..., t) соединен с nepBbiM управл ющим входом ( + 1) -го блока сравнени , первый и второй выходы переносов каждого ( -го блока сравнени подключены к первому и второму входам переносов ( - 1J-го блока сравнени , первчй вход опроса устройства соединен с первыми входами первых элементов И каждого блока сравнени , выход элемента И -го блока сравнение подключен к первому- адресному выходу ; -го блока сравнени , пр мой и инверсный выходы j -го разр да регистра (i 1,2, ...,) каж дого блока сравнени соединены с первыми входами первого и второго элементов И соответственно j -го узла коммутации, j -и вход тактовых сигналов устройства соединен с первым входом элемента ИЛИ j -го узла коммутации каждого блока сравнени , выход элемента ИЛИ j -го узла коммутации казддого .блока сравнени подключен к вторым нходам элементов И i -го узла коммутацп:, Быxoд - первого и второго элементов И j -го узла коммутации i -го блока сравнени соединен с j-ми входами первого и .второго элементов ИЛИ узла св зи соответственно i-го Олока соавнени , выходы пеового и второго элементов ИЛИ узла св зи i -го блока сравнени подключены к первым входам первого и второго элементов И соответственно схемы сравнени 4-го блока сравнени и первым и вторым выходам переносов соответ (Л ственно i -го блока сравнени , первый и второй входы переносов ( -го блока сравнени подключенч к вторым входам первого и второго элементов И схемы сравнени i -го блока сравнени , выходы первого и второго элементов И схемы сравнени -го блока сравнени соединены с входами установки в единичное состо ние первого и второго триггеров схемы ел сравнени 1-го блок-а сравнени , инверсные выход-- первого и второго со сд триггеров схем;.- сравнени i -го блока срав.нени .подключены к входам 05 третьего элемента И схемы сравнени , выход третьего элемента И схемы сравW нени соединен с третьими входами первого и второго элементов И схемы сравнени i -го блока сравнени , пр мой выход первого триггера схемы сравнени i-го блока сравнени подключен к второму входу первого элемента И -го блока сравнени , пр мой выход второго триггепа cxeMi-j сравнени соединен с первым выходом блокировки -го блока сравнени , первый управл ющий вход i -го блока сравнени подключен к третьему входу первого элемента И j -го блока сравA DEVICE FOR ISOLATING EXTREME NUMBERS, CONTAINS) -TATER AND COMPARISONS (n is the number of CRAV.HHBaeNf-ix numbers), each of which contains a register, the first AND element, the communication node, and the states; of the first and second OR elements, m switching nodes (n is the number of bits we compare 1x numbers), each of which consists of the first and second AND elements and the OR element, and a comparison circuit composed of the first and second triggers, first, second and The third And elements, the first vb-blocking of blocking each th comparison block (i 1,2, ..., t) is connected to the nepBbiM control input of the (+ 1) th comparison block, the first and second carry outputs of each (- first comparison block is connected to the first and second inputs of hyphenation (- 1J th comparison block, the first The device polling input is connected to the first inputs of the first elements AND of each comparison block, the output of the AND block of the comparison block is connected to the first address output; the -th comparison block, the direct and inverse outputs of the j-th register bit (i 1,2, ...,) of each unit of comparison is connected to the first inputs of the first and second elements AND, respectively, of the jth switching node, j - and input of the clock signals of the device connected to the first input of the OR element of the jth switching node of each comparison unit, the output of the OR element j-th switching center of the comparison unit is connected to the second inputs of the elements of the i -th switching node :, the byte of the first and second elements of the jth switching node of the i -th comparison unit connected to the jth inputs of the first and second communication elements OR, respectively of the i-th Olok co-comparison, the outputs of the pew and second OR elements of the communication node of the i-th comparison block are connected to the first inputs of the first and second elements AND, respectively, of the comparison circuit of the 4th comparison block and the first and second transfers outputs respectively ( Comparison unit, first and second inputs transfers (the th comparison block is connected to the second inputs of the first and second elements AND of the comparison circuit of the i th comparison block, the outputs of the first and second elements AND of the comparison block of the comparison block are connected to the installation inputs of the first and second triggers of the circuit 1st comparison block, inverse output-- first and second with sd triggers of circuits; .- comparison of i-th comparison block. Connected to inputs 05 of the third element AND of the comparison circuit; output of the third element AND of the comparison circuit is connected to third in The first and second elements AND of the comparison circuit of the i-th comparison block, the first output of the first trigger of the comparison circuit of the i-th comparison block are connected to the second input of the first element AND of the -th comparison block, the direct output of the second comparison trigger cxeMi-j is connected to the first the output of the blocking of the -th comparison block, the first control input of the i -th comparison block is connected to the third input of the first element AND of the j -th block of

Description

нени , выход первого элемента И узла коммутации -го блока сравнени соединен с j -м информационным выходом д -го блока сравнени , отличающеес тем, что с целью раа ирени его функционгшьных возможностей ijyTeM обеспечени .выделени локально-Четнимальных . значений чисел, в каждый блок сравне.ни введены элемент ИЛИ и второй элемент И, причем второй выход блокировки i -го блока сравнени соединен с вторым управл ющим входом + 1)-го блока сравнени , второй вход опроса устройства соединен с первым входом второго элемента И 1-го блока сравнени , выход второго элемента И i -го блока сравнени подключен к второму адресному выходуThe output of the first element AND of the switching node of the ith comparison unit is connected to the jth information output of the ith comparison unit, characterized in that in order to analyze its functional ijyTeM capabilities, providing local-Fourth allocation. values of numbers, an OR element and a second AND element are entered into each block, the second blocking output of the i-th comparison block is connected to the second control input + 1) -th comparison block, the second interrogation input of the device is connected to the first input of the second element And the 1st comparison block, the output of the second element AND the i-th comparison block is connected to the second address output

jj-ro блоки сравнени , инверсный выход триггера схемы сравнени i -го блока сравнени соединен с вторым входом,второго элемента И -го блока сравнени , инверсный выход второго триггера схемы сравнени го блока сравнени соединен с вторьам выходом блокировки j -го блока « сравнени , второй управл ю1ций вход i-ro блока сравнени подключен к третьему входу второго элемента И этого блока сравнени , выходы первого и второго элементов И i-го блока сравнени подключены к входам элемента : ИЛИ того же блока сравнени , выход элемента ИЛИi-ro блока сравнени соединен с вторыми входами элементов ИЛИ всех узлов коммутации 1-го блока сравнени .jj-ro comparison blocks, the inverse output of the trigger of the comparison circuit of the i-th comparison block is connected to the second input, the second element of the AND -th comparison block, the inverse output of the second trigger of the comparison circuit block is connected to the second output of the j block of the comparison block, The second control input i-ro of the comparison unit is connected to the third input of the second element AND of this comparison unit, the outputs of the first and second elements AND of the i-th comparison unit are connected to the inputs of the element: OR of the same comparison unit, the output of the OR-i element of the block is compared coupled to second inputs of the OR elements of all switching nodes of the 1st comparison unit.

Л ,.; , Изобретение относитс к автомати ке и вычислительной технике и может быть использовано при реализации те нических средсгв дл выделени локальных экстремумов из множества сравниваемых чисел. Известно устройство дл выделени экстремального из пт-разр дных двоичных чисел, содержащее пт-разр ных регистров узлов анализа. состо щих из трех элементов И, ц до полнительных триггеров, группы элементов И-НЁ,. iPl, группу элементов ИЛИ Выделение экстремального числа в уст ройстве производитс поразр дным сравнением по сигналам, Формируемым по окончании сравнени в данном разр де или если во всех триггерах да;нного разр да содержитс одинакова информаци (все нули или все единицы ) 1 . Недостатком такого устройства вл ютс узкие функциональные возможности . Наиболее близким техническим реше нием к изобретению вл етс устройство дл выделени экстремальных чисел, содер жа1пее и узлов сравнени причем выход блокировки каждогоi-ro узла сравнение, где 1,2,...,п, соединен с управл ющим входом (j + + узла сравнени , первый и второй выходыпереносов каждого и-го узла сравнени подключены к первому и второму входам/переносов (i- 1)-г узла сравнени , вход опроса устройства соединен с первым входом элемента И каждого узла сравнени , выход элемента И каждого i -го узла сравнени подключен к i -му адресному выходу устройства, каждый узел сравнени содержит регистр, элемент И и узел св зи, состо щий из двух элементов ИЛИ, П) узлов коммутации, состо щих из элемента И1Ш и двух элементов И, и схему сравнени , котора состоит из двух триггеров и трех элементов И, причем пр мой и инверсный выходы каждого « -го разр да регистра, где i 1, 2,.. . , m ( hi - количество разр дов в сравниваемых числах), соединены с первыми входами первого и второго элементов И соответственно j-го узла коммутации , выход элемента И каждого i-ro узла сравнени подключен к первому входу элемента ИЛИ каждого узла комл тации i -го узла сравнени , каждыйj-и вход тактовых сигналов устройства соединен с вторым входом элемента ИЛИ j-го узла коммутации всех узлов сравнени , выход элемента ИЛИ каждого j -го узла коммутации подключен к вторым входам элементов И J-го узла коммутации, выход первого И второго элементов И каждого j -го узла коммутации каждого -го узла сравнени соединен с j-м входом первого и второго элемента ИЛИ узла св зи соответственно i -го узла сравнени , выходы первого и второго элементов ИЛИ узла св зи каждого If -го узла сравнени подключены к первым входам первого и второго элементов И соответственно схемы-сравнени 1-го узла сравнени , выходы первого и второго элементов ИЛИ узла св зи -го узла сравнени соединены с вторым и первым выходами переносов соответственно i-го узла сравнени . первый и второй входы переносов каж дого J -го узла сравнени подключены к вторым входам первого и второго элементов И схемы сравнени ( -го узла сравнени , выходы первого и второго элементов И схемы сравнени каждого i-го узла срарнени соединены с входами установки в единично состо ние первого и второго триггеров cxevN сравнени -го узла cpiaBнени , инверсные выходы первого и в рого триггеров схемы сравнени в ка дом из узлов сравнени подключены к входам третьего элемента It схемы сравнени , выход которого соединен с третьими входами первого и второго элементов И схемы с{ авнеНи , пр мой выход первЫ О триггера схемы сравнени i-го узла сравнени подключен к второму входу элемента И 4-го узласравнени , пр мой выход второго триггера схемы сравнени соединен с выходом блокировки t-го узла сравнени , управл ющий вход каждого 4 -го узла сравнени подключен к третьему входу элемента И i-ro узла сравнени , выход первого элемента И каждого j -го узла коммутации каждого -го узла сравнени соединен с j -м информационным выходом (-ГО узла сравнени 2J . Недостаток известного устройства также обусловлен узкими, функциональными возможност ми. Цель изобретени - расширение функциональных возможностей устройства путем обеспечени выделени локально-минимальных значений чисел Поставленна цель достигаетс тем, что в устройство дл выделени экстремальных чисел, содержащее ц блоков сравнени ( п - количество сравниваемых чисел ),каждый из которых содержит регистр, первый элемент И, узел св зи, состо щий из первого и второго элементовИЛИ, m узлов коммутации (т - число разр дов сравниваемых чисел, каждый из которыхсостоит из первого и вто рого элементов И и элемента ИЛИ, и схему сравнени , состо щую из первого и второго триггеров, перво го, второго и третьего элементов И, приче; первый выход блокировки каждого 1 -го блока сравнени ( 1,2, ... , п) соедин ен с первым управл ющим входом 14 + 1)-го блока сравнени , первый и второй выходы переносов каждого «i -го блока сравнени подключены к первому и второму входам переносов {ч-1)-го блока сравнени , первый вход опроса устройства соединен с .первыми входами первых элементов И каждого блока сравнени , выход элемента И i -го блока сравнени подключен к первому адресному выходу 4-го блока сравнени пр мой и инверсный выходы j-го раэр да регистра (j 1,2, ..., m) каждого блока сравнени соединены с первыми входами первого и второго элементов И соответственно j -го узла коммутации,j -и вход тактовых сигналов устройства соединен с первым входом элемента ИЛИ j-го узла коммутации каждого блока сравнени , выход элемента ИЛИ j -го узла коммутации каждого блока сравнени подключен к вторым входам элементов И j-го узла коммутации, выходы первого и второго элементов И j -го узла коммутации -го блока сравнени соединены с j-ми входами первого и второго элементов ИЛИ узла св зи соответственно -гр блока сравнени , выходы первого и второго элементов ИЛИ узла св зи i -го блока сравнени подключены к первым входам первого и второго элементов И соответственно схемы сравнени i -го блока сравнени , и к первым и вторым выходам переносов соответственно ч -го блока сравнени ,Первый и второй тйход;-л переносов i -го блока сравнени подключены к вторым входам первого и второгчэ элементов И схемы сравнени . -го блока сравнени , выходы первого и второго элементов К схе сравнени i-го блока сравнени соединены с входами установки в единичное состо ние первого И- второго триггеров схемы сравнени i -го блока сравнени , инверсные выkoды первого и второго триггеров схемы сравнени t -го блока сравнени подключены к входам третьего элемента И схемы сравнени , выход третьего элемента И схемы сравнени соединен с третьиьот входами первого и второго элементов И схемы сравнени 1-го блока сравнени , пр мой выход первого триггера cxevw сравнени i -го блока сравнени подключен к второму входу первого элемента И, 1-го блока сравнени , пр мой -выход второго триггера сравнени соединен с первым выходом блокировки 4-го блока сравнени , первмй управл ющий вход « -го блока сравнени подключен к третьему входу первого элемента Н 4-го блока сравнени , выход первого элемента И, -го узла коммута11ии i-го блока сравнени соединен crj -м информационным выходом i-го блока сравнени , в каждый блок сравнени введены элемент ИЛИ и второй элемент И, причем второй выход блокировки -го блока сравнени соединен с вторым управл ющим входом (4+ 1)-го блока сравнени , второй вход опроса устройства соединен с первым входом второго элемента И i -го блока сравнени , выход второго элемента И -го .блока сравнени подключен к второму ад- . ресному выходу i-ro блока сравнени , инверсный выход первого триггераL; The invention relates to automation and computer technology and can be used in the implementation of technical means for distinguishing local extrema from a set of compared numbers. A device is known for extracting extremal of pt-bit binary numbers, containing pt-different registers of analysis nodes. consisting of three elements AND, C, additional triggers, a group of elements AND-HE,. iPl, a group of elements OR The selection of an extreme number in a device is performed by a bitwise comparison of the signals generated by the end of the comparison in a given bit or if all triggers are yes; the same bit contains the same information (all zeros or all ones) 1. The disadvantage of such a device is its narrow functionality. The closest technical solution to the invention is a device for allocating extreme numbers, containing 1 and more nodes, and the blocking output of each i-node comparison, where 1,2, ..., n, is connected to the control input (j + + node comparison, the first and second outputs of each of the i-th comparison node are connected to the first and second inputs / transfers (i- 1) -d of the comparison node, the device polling input is connected to the first input of the AND element of each comparison node, the output of the AND element of each i -th Comparison node is connected to the i-th address output in a device, each comparison node contains a register, an AND element and a communication node consisting of two OR elements, and a) switching node consisting of an I1Sh element and two AND elements, and a comparison circuit that consists of two triggers and three elements And, moreover, direct and inverse outputs of each “th register bit, where i 1, 2, ... , m (hi is the number of bits in the compared numbers), connected to the first inputs of the first and second elements AND, respectively, of the j-th switching node, the output of the AND element of each i-r comparison node is connected to the first input of the OR element of each switching node i - the first comparison node, each j-and clock input of the device is connected to the second input of the OR element of the j-th switching node of all comparison nodes, the output of the OR element of each j-th switching node is connected to the second inputs of the AND elements of the J-th switching node, the output of the first AND of the second element The second j-th switching node of each-th comparison node is connected to the j-th input of the first and second OR elements of the communication node, respectively, of the i-th comparison node, the outputs of the first and second OR elements of the communication node of each If -th comparison node are connected to the first the inputs of the first and second elements AND, respectively, of the comparison circuit of the 1st comparison node, the outputs of the first and second OR elements of the communication node of the ith comparison node are connected to the second and first transfers outputs, respectively, of the i-th comparison node. The first and second transfers inputs of each J-th comparison node are connected to the second inputs of the first and second elements AND of the comparison circuit (of the -th comparison node, the outputs of the first and second elements AND of the comparison circuit of each i-th comparison node are connected to the inputs of the unit The first and second triggers cxevN of the comparison node cpiaB, the inverse outputs of the first and the first triggers of the comparison circuit in each of the comparison nodes are connected to the inputs of the third element It of the comparison circuit, the output of which is connected to the third inputs of the first of the second element AND of the circuit with {avNiNi, direct output of the first one; About the trigger of the comparison circuit of the i-th comparison node is connected to the second input of the AND element of the 4th comparison node; the direct output of the second trigger of the comparison circuit is connected to The input input of each 4th comparison node is connected to the third input of the AND element of the comparison node, the output of the first AND element of each jth switching node of each node of the comparison node is connected to the jth information output (- the comparison node 2J. A disadvantage of the known device is also due to narrow, functional capabilities. The purpose of the invention is to expand the functionality of the device by ensuring the allocation of locally-minimum values of numbers. The goal is achieved by the fact that the device for allocating extreme numbers containing q comparison blocks (n is the number of compared numbers), each of which contains a register, the first element I, communication node consisting of the first and second elements OR, m switching nodes (m is the number of digits of the compared numbers, each of which consists of the first and second AND elements and the OR element, and the scheme the first and second triggers, the first, second and third elements AND, the first output of the blocking of each 1st comparison block (1,2, ..., n) is connected to the first control input 14 + 1) of the comparison block, the first and second transfers outputs of each i-th comparison block are connected to the first and second transfers inputs (h-1) of the comparison block, the device's first interrogation input is connected to the first inputs of the first AND elements of each block comparison, the output of the element And the i-th block of the comparison is connected to the first address output of the 4th b The comparison of the direct and inverse outputs of the jth root and the register (j 1,2, ..., m) of each comparison block is connected to the first inputs of the first and second elements of AND, respectively, of the jth switching node, j and clock inputs device is connected to the first input of the OR j-th switching node of each unit of comparison, the output of the element OR of the j-th switching node of each comparison block is connected to the second inputs of the elements of the j-th switching node, the outputs of the first and second elements AND of the j -th switching node th unit of comparison are connected to the jth inputs of the first the first and second elements of the communication node, respectively, -gp of the comparison block, the outputs of the first and second elements of the communication node of the i -th comparison block, are connected to the first inputs of the first and second elements AND, respectively, of the comparison circuit of the i-th comparison block, and to the first and to the second outputs of the transfers, respectively, of the h-th comparison block, the First and Second Tycho; -l transfers of the i-th comparison block are connected to the second inputs of the first and second elements AND of the comparison circuit. th comparison block, the outputs of the first and second elements of the comparison circuit of the i-th comparison block are connected to the installation inputs of the first I-second trigger of the comparison circuit of the i-th comparison block in one state, the inverse outputs of the first and second triggers of the comparison circuit of the t -th the comparison unit is connected to the inputs of the third element AND of the comparison circuit, the output of the third element AND of the comparison circuit is connected to the third input of the first and second elements AND of the comparison circuit of the 1st comparison block, the direct output of the first trigger cxevw of the comparison of the i -th block the comparator is connected to the second input of the first element I, the 1st comparison unit, the direct output of the second comparison trigger is connected to the first blocking output of the 4th comparison unit, the first control input of the "-th comparison unit is connected to the third input of the first element H 4 th unit of comparison, the output of the first element of AND, the node of the switching unit of the i-th comparison block is connected by the crj th information output of the i-th comparison block, the OR element and the second AND element are entered into each comparison block, and the second block output of the th block Compared to WTO th control input (4 + 1) th comparing unit, the second input of the interrogator is connected to a first input of second AND i-th comparing unit, an output of second AND -th .bloka comparator connected to the second ad-. the national output of the i-ro comparison block, the inverse output of the first trigger

схемы сравнени i -го блока сравнени соединен с вторь1м входом второго элемента И i-го блока сравнени , инверсный внход второго триггера схемы сравнени i-ro блока сравнени соединен с. вторым выходом блокировки i-го блока сравнени , второй управл ющий вход i -го блока сравнени , подключен .к третьему входу второго элемента И этого блока сравнени , выходы первого и второго элементов И -го блока сравнени подключены к входам элемента ИЛИ того же блока сравнени , выход элемента ИЛИ «-го блока сравнени соединен с вторыми входами элементов ИЛИ все узлов коммутации г-го блока сравнени .The comparison circuit of the i-th comparison block is connected to the second input of the second element AND of the i-th comparison block, the inverse input of the second trigger of the comparison circuit i-ro of the comparison block is connected to. the second output of the blocking of the i-th comparison block, the second control input of the i-th comparison block, is connected to the third input of the second element AND of this comparison block, the outputs of the first and second elements AND of the -th comparison block are connected to the inputs of the OR element of the same comparison block , the output of the OR'-th unit of the comparison unit is connected to the second inputs of the OR elements of all switching nodes of the i-th comparison unit.

Такое выполнение позвол ет выдел ть нар ду ,с локально-максимальными значени ми локально-минимальны значени чисел.Such an implementation allows, besides locally maximal values, locally minimal values of numbers.

На чертеже приведена функш ональна схема устройства.The drawing shows a functional diagram of the device.

Устройство содержит п блоков 1 сравнени , состо щих из регистра 2, Элемента И 3, узла 4 св зи, который состоит из первого 5 и второго 6 элементов ИЛИ, m узлов 7 коммутации содержащих элемент ИЛИ 8, первый 9 и второй 10 элементы И, схемы 11 сравнени , в состав которой вход т первый 12 и второй 13 триггеры, первый 14, второй 15 и третий 16 элементы И, а также tti информационных выходов 17, m входов 18 тактовых сигналов, п адресных выходов 19, вход 20 опроса, п вторых адресных выходов 21 и второй вход 22 опроса. В состав блока сравнени вход т также элемент ИЛИ 23 и второй элемент И 24.The device contains n comparison units 1, consisting of register 2, Element I 3, communication node 4, which consists of the first 5 and second 6 OR elements, m switching nodes 7 containing the OR element 8, the first 9 and second 10 AND elements, comparison schemes 11, which includes the first 12 and second 13 triggers, the first 14, the second 15 and the third 16 elements AND, as well as tti information outputs 17, m inputs 18 clock signals, n address outputs 19, polling input 20, n the second address outputs 21 and the second input 22 of the survey. The comparison block also includes the element OR 23 and the second element AND 24.

Положим, что блоки 1 сравнени и вход щие в их состав схемы 11 сранени имеют текуиий индекс и пронумерованы от 1 до п , разр ды чисе имеют текущий индекс j и пронумерованы слева направо от 1 до m (первый - старший, 01-й - младший).Suppose that comparison blocks 1 and the matching circuits 11 in their composition have the current index and are numbered from 1 to n, the digits of the number have the current index j and are numbered from left to right from 1 to m (the first is the oldest, the 01st is the youngest ).

Устройство работает следующим образом. The device works as follows.

В исходном состо нии все регистр 2 содержат нулевую информацию, первый 12 и второй 13 триггеры блок 1 сравнени наход тс в нулевом состо нии.In the initial state, all register 2 contains zero information, the first 12 and second 13 triggers of the comparison unit 1 are in the zero state.

Единичные уровни с инверсных выходов триггеров 12 и 13 поступают на входы третьего элемента И 16 блока сравнени , а единичный уровень с выхода этого элемента подаетс на третьи входы элементов И 14 и 15 и открывает цепи прохождени сигналов сравнени . В силу перекрестного соединени выходов элементов ИЛИ 5 и 6 с выходами переносов в пределах каждого блока 1 сравнени на элемен , те И 14 сравниваютс сигналь; с пр мого выхрда J.-го разр да регистра 2 i -го блока 1 срав-нени и с инверсного выхода j-го разр да регистра 2 f4+ 1)-го блока 1 сравнени ,The unit levels from the inverse outputs of the flip-flops 12 and 13 are fed to the inputs of the third element AND 16 of the comparison unit, and the unit level from the output of this element is fed to the third inputs of the elements 14 and 15 and opens the comparison signal passing circuits. Due to the cross-connection of the outputs of the elements OR 5 and 6 with the outputs of the transfers within each unit 1 comparison per element, those AND 14 compare the signal; from the direct output of the J. th bit of register 2 of the i-th block 1 of the comparison and from the inverse output of the j-th digit of the register 2 of the f4 + 1) block of the 1st block of comparison,

а на элементе И 15 - с инверсногоand on the element 15 - with the inverse

выхода j-го разр да регистра 2 -гоexit j-th bit register 2

блока 1 сравнени и пр мого выхода . того же разр да регистра 2 + 1/ -го блока сравнени .unit 1 comparison and direct output. the same register bit of the 2 + 1 / th block of comparison.

0 Сравнение всех разр дов происходит одинаково по тактовым сигналам единичного уровн .0 Comparison of all bits is the same for the clock signals of a single level.

В регистры 2 блоков 1 сравнени принимаютс двоичные числа. Первый тактовый сигнал с входа 18( подаетс через элемент или 8 на вторые входы элементов И 9 и 10 первого узла 7 коммутации всех блоков 1 сравнени и открывает цепи прохождени сигналов с пр мого и инверсного выходов первого разр да всех регистров соответственно через элементы ИЛИ 5 и 6 на первые входы элементов И 14 и 15 схемы 11 сравнени .The registers 2 of the comparison units 1 accept binary numbers. The first clock signal from input 18 (supplied through an element or 8 to the second inputs of elements AND 9 and 10 of the first switching node 7 of all comparison units 1 and opens signal paths from the direct and inverse outputs of the first bit of all registers through the elements OR 5 and 6 to the first inputs of the elements AND 14 and 15 of the comparison circuit 11.

Если в первом разр де регистров «-го и (i + 1)-го блоков сравнени содержатс соответственно 1 и О, то на обоих входах первого элемента И 14 i -и схемы 11 сравнени будут сигналы единичного уровн , а на обоих входах второго элемента И 15 этой схемы - сигналу нулевого уровн . В единичное состо ние установитс первый 12 триггерf -и схемы сравнени . Нулевой уровень с .инверсного выхода этого триггера подаетс на вход третьего элемента И 16, и нулевой уровень с его выхода, поданный на третьи входы элементов И 14 и 15, разрывает цепь прохождени сигналов через первый 14 и второй 15 элементы И i -и схемы сравнени . Сравнение -го и ( + 1)-го значений чисел на этом заканчиваетс .If in the first bit of the registers of the "-th and (i + 1) -th comparison blocks, respectively, 1 and O are contained, then at both inputs of the first element AND 14 of the 11th comparison circuit 11 there will be signals of a single level, and at both inputs of the second element And 15 of this scheme - the signal is zero. The first 12 trigger and the comparison circuits are set to one. The zero level from the inverse output of this trigger is fed to the input of the third element I 16, and the zero level from its output, fed to the third inputs of the elements 14 and 15, breaks the signal path through the first 14 and second 15 elements of the I –– and comparison circuits . The comparison of the -th and (+ 1) -th values of the numbers ends there.

Если в первом разр де регистров )-го и ( + 1)-го блоков сравнени содержатс соответственно О и 1, то в единичное состо ние установитс второй триггер 13 -и схемы сравнени . Сравнение i-го и (+ 1)-го чисел на этом тоже заканчиваетс .If in the first bit of the registers of the) -th and (+ 1) -th comparison blocks are contained, respectively, O and 1, then the second trigger 13 of the comparison circuit is set to one. The comparison of the i-th and (+ 1) -th numbers ends here too.

Если в первом разр де регистров и (-4 + l)-ro блоков сравнени содержитс одинакова информаци , то на первом и втором входах элементов И 14 и 15 будут сигналы разного уровн . Следовательно, на входах этих элементов будет нулевой уровень и триггеры 12 и 13 i -и схемы 11 сравнени останутс в исходном состо нии . Сравнение чисел будет продолжено в следующих р&зр дах.If in the first bit of the registers and (-4 + l) -ro comparison blocks contain the same information, then the first and second inputs of the elements 14 and 15 will be signals of different levels. Consequently, at the inputs of these elements there will be a zero level and the triggers 12 and 13 of the i-th comparison schemes 11 will remain in the initial state. Comparison of numbers will be continued in the following p &

После окончани сравнени пос65 леднего т-го разр да чисел на входAfter the end of the comparison of the last 65th t-th digit of numbers at the entrance

Claims

A DEVICE FOR ISSUING EXTREME NUMBERS containing P comparison blocks (η is the number of compared numbers), each of which contains a register, the first element

And, the communication node, consisting of the first and second OR elements, ni switching nodes (n> is the number of bits of the compared numbers), each of which consists of the first and second elements AND and the OR element, and the comparison circuit, consisting of the first and second triggers , of the first, second and third elements And, and the first vnkhbd blocking of each <-th comparison block (<= 1,2, ..., C) is connected to the first control move (h + 1) of the comparison block, the first and second hyphenation outputs of each <th comparison block are connected to the first and second hyphenation inputs of (<- 1) th eye comparison, a first input of the interrogator is coupled to first inputs of first AND gates each comparison unit, an output of AND h-th comparison unit connected to the first addressable · '· yield. <of the comparison block, the direct and inverse outputs of the jth digit of the register (ί = 1.2, each comparison block is connected to the first inputs of the first and second elements And, accordingly, the jth switching node, the jth input of the device clock signals is connected with the first input of the OR element of the jth switching node of each comparison unit, the output of the OR element of the jth switching node of each. comparison unit is connected to the second inputs of the elements of the jth switching node, the outputs of the first and second elements of the jth switching node ί of the comparison block is connected to the jth inputs of of the first and second elements OR of the communication node, respectively (the ith comparison unit, the outputs of the first and second elements OR of the communication node of the i-th comparison unit are connected to the first inputs of the first and second elements AND, respectively, the comparison circuit of the h-th comparison unit and the first and § second the outputs of the transfers of the блокаth comparison block, respectively, the first and second inputs of the transfers of the <th comparison block are connected to the second inputs of the first and second elements AND of the comparison circuit of the i-th comparison block, the outputs of the first and second elements AND of the comparison circuit of the <th block and comparisons are connected to the unit inputs of the first and second triggers of the comparison circuit of the h-th comparison unit, the inverse outputs of the first and second triggers of the comparison circuit of the i-th comparison unit. are connected to the inputs of the third element AND the comparison circuit, the output of the third element And the comparison circuit connected to the third inputs of the first and second elements And the comparison circuit of the i-th comparison unit, the direct output of the first trigger of the comparison circuit of the h-th comparison unit is connected to the second input of the first element And the h-th comparison unit, ryamoy triggeoa output of the second comparison circuit is connected to the first output of the lock <th comparison unit, the first control input of i-th comparator is connected to a third input of the first AND i th block sravSU 1059563 η

105.9563 · neny, the output of the first element AND of the j-th switching node of the <th comparison block is connected to the j-th information output of the * th comparison block, characterized in that in order to expand its functionality by providing "allocation of locally-smallest numbers , in each comparison block, an OR element and a second element on * AND are introduced, and the second blocking output of the i-th comparison unit is connected to the second control input of the (<+ 1) -th comparison unit, the second polling input of the device is connected to the first input of the second element And 1st block cf nth, the output of the second element And the ,th comparison block is connected to the second address output, '(the th comparison block, the inverse output of the first trigger of the comparison circuit of the ίth comparison block is connected to the second input. the second element And the <th comparison block, inverse the output of the second trigger of the comparison circuit of the i-ro comparison unit is connected to the second output of the lock of the ίth comparison unit · the second control input of the i-ro comparison unit is connected to the third input of the second element And of this comparison unit, the outputs of the first and second elements AND of the ίth block sra neniya element connected to inputs of OR of the comparison unit, an output ILI'i-ro comparator element is connected to second inputs of the OR elements of all switching nodes ι-th comparing unit.