SU871093A1 - Преобразователь частоты в код - Google Patents

Description

Изобретение относится к автомата ке и вычислительной технике и может быть использовано как в качестве автономного устройства, так и в составе информационно-измерительных систем.

Известен преобразователь частоты в код поразрядного кодирования, содержащий управляющий регистр, двоичный умножитель, программный блок, блок сравнения, делитель частоты, причем входы программного блока соединены с установками 0 и ’’1” каждого из его разрядов, а входы - соответственно с выходом блока сравнения, а также с установками в 0 делителя частоты и двоичного умножителя и с одним из входов блока сравнения, второй вход которого соединен с выходом делителя частоты, вход которого соединен с выходом двоичного умножителя, кодовые входы которого соединены с выходами соответствующих разрядов управляющего регистра, а к ча-.

статному входу подключена высокая опорная частота £1 ].

В данном устройстве первый пришедший импульс входной частоты обнуляет двоичный умножитель и делитель ⁵ частоты. В тот же момент программный блок устанавливает старший разряд управляющего регистра в ”1. В результате на выходе делителя частоты формируется период длительностью

Т’2^2ИНпР₀, где 2*¹ - коэффициент деления дели' теля частоты, с1и - значение старшего разряда управляющего регистра.

Если Т меньше периода Т* входной частоты F% , блок сравнения подает команду в программный блок на возвращение старшего разряда управляющего регистра в О'¹. В противном случае он остается в ’’1, с приводом следующего входного импульса включается n-1-ый разряд; управляющего регист ра и т.д. По окончании цикла преобразования с точностью до единицы младшего разряда выходной код

К недостаткам этого преобразователя относится невозможность преобразо вания высоких частот, т.к.

F ^гх макс 2 ^й

От указанного недостатка свободен известный преобразователь частоты в код, содержащий блок временного разделения импульсов, подключенный к шине преобразуемой частоты, генератор опорной частоты, соединенный с блоком временного разделения импульсов и И -разрядным двоичным дели телем частоты, вычитающие блокй, чис ло которых равно разрядности выход— 20 ного кода и выходы которых подключены к регистрирующим блокам, два элемента И и элемент ИЛИ, причем входы вычитающего блока старшего разряда подключены к генератору опорной ча- 25 стоты и блоку временного разделения /импульсов и БВРЙ, выходы регистрирующего блока подключены к первым входам элементов И, вторые входы которых соединены соответственно со входом за регистрирующего блока и входом вычитающего блока, а выходы через элемент ИЛИ подключены ко входу вычитающего следующего разряда, другой вход которого соединен с соответствующим выхо- _J5 дом делителя частоты

В этом устройстве в каждом -i -том каскаде реализуется операция ^•i-4 ^21И » (1) где AFj - частота на выходе элемента ИЛИ 4-того каскада;

AF₄_₄~ входная частота 4'-того каскада;

F_o/2^'^* опорная частота, подаваемая на 4-тый каскад с делителя частоты.

Следовательно, для выходного кода' (г) оИ-4

Ы_ = -Г— Fx

К недостаткам этого преобразователя следует отнести малое быстродействие, 55 обусловленное тем, что при [qTI первый импульс частоты с выхода вычитающего блока устанавливает в I регистрирующий блок, и только второй ее импульс через открывшийся элемент И и элемент ИЛИ пройдет на следующий каскад.

Целью изобретения является увеличение быстродействия.

Поставленная цель достигается тем, что в преобразователь частоты в код, содержащий генератор опорной частоты, выход которого соединен со входом двоичного делителя частоты и первым входом блока временного разделения импульсов, второй вход которого соединен с шиной входной частоты, а выход соединен со входом Ц-ного из последовательно соединенных каскадов, состоящих из вычитающих и регистрирующих блоков и элементов И и ИЛИ, выход каждого из каскадов соединен со входом следующего каскада, при этом первые входы вычитающих блоков каждого каскада соединены с соответствующими выходами двоичного делителя частоты, а вторые входы соединены со входом каскада и первым входом элемента И того же каскада, второй вход которого соединен с нулевым выходом регистрирующего блока, а выход соединен с первым входом элемента ИЛИ, выход которого соединен с выходом каскада, а выходы вычитающих блоков подсоединены к соответствующим входам регистрирующего блока, причем второй вход, элемента ИЛИ каждого каскада соединен с единичным входом регистрирующего блока этого же каскада .

На чертеже представлена структурная электрическая схема преобразователя частоты в код.

Устройство содержит генератор 1 опорной частоты, блок 2 временного разделения, импульсов, двоичный делитель 3 частоты, вычитающие блоки 4, регистрирующие блоки 5, элементы 6 ИЛИ и элементы 7 И.

Устройство работает следующим образом.

Импульсы входной частоты F* поступают в блок 2 временного разделения импульсов, на второй вход которого приходят также импульсы опорной частоты F_o с генератора 1 опорной частоты. Блок 2 обеспечивает некоторый временной сдвиг импульсов частоты Ру в случае их совпадения с импульсами частоты Fo-’B двоичном делителе 3 производится выработка ча'стотных составляющих Fо ,Fo/2,Fo/2»

Следовательно, быстродействие предложенного устройства вдвое выше быстродействия прототипа, т.к.

·*· Ро/2^И Вычитающий блок 4 первого каскада реализует операцию FyFoЕсли F* > Fo > импульсы разностной частоты появляются на выходе вычитающего блока 4, связанном с установкой 1 регистрирующего блока 5, устанавливая последний в 1 (значение старшего разряда выходного кода становится равным 1 ). В противном случае регистрирующий блок 5 устанавливается импульсами с противоположного выхода вычитающего блока 4 в 0.

Следующий каскад функционирует аналогичным образом с той разницей, что вместо Fy, и Fo подаются частоты bFl·, и F_o|2, где {FyFo.eCAH F_K ?F_O ^(FyeckU F_K *F_o ⁽³⁾

В любом f—том каскаде импульс разностной частоты AF^‘ одновременно с установкой в 1 регистрирующего блока 5 проходит через элемент 6 ИЛИ на следующий каскад.

Для Л-того каскада условие (3) приобретает вид (1). Моделирующая зависимость предлагаемого устройства аналогична выражению (2 ) для прототипа.

Выигрыш в быстродействии предлагаемого устройства достигается за. счет снижения времени задержки в выдаче первого импульса разностной частоты, в каждом 4 -том каскаде.

Использование предложенного устрой. ства позволяет существенно снизить время кодирования. Так, для случая Fx(t) ⁼ Вс^окс^ему соответствует выходной код 1 ... 1, уменьшение задержки в выдаче первого импульса частоты &F4 для 1-того разряда равно периоду Т-М/ЛТ, или, с учетом того, что при N_T(1)= AF.jxFo#’ ,Т; Fo, выигрыш по времени кодирования предложенного устройства по сравнению с прототипом составит и-1 2^й где И- разрядность кода .

Известно, что время кодирования для прототипа составляет

Благодаря увеличению быстродействия снижаются также динамические погрешности, обусловленные изменением входной частоты за время кодиро-> вания.

Claims (1)

1. Изобретение относитс  к автома й ке и вычислительной технике и может быть использовано как в качестве автономного устройства, так и в составе информационно-измерительных систем. Известен преобразователь частоты в код поразр дного кодировани , содержащий управл ющий регистр, двоичный умножитель, программный блок, блок сравнени , делитель частоты, причем входы программного блока соединены с установками О и 1 каждо го из его разр дов, а входы - соответственно с выходом блока сравнени  а также с установками в О делител  частоты и двоичного умножител  и с одним из входов блока сравнени , второй вход которого соединен с выходЪм делител  частоты, вход которого соединен с выходом двоичного умно жител , кодовые входы которого соеди нены с выходами соответствующих разр дов управл ющего регистра, а к ча-. стотному входу подключена высока  опорна  частота р . В данном устройстве первый пришедший импульс входной частоты обнул ет двоичный умножитель и делитель частоты. В тот же момент программный блок устанавливает старший разр д управл ющего регистра в 1. В результате на выходе делител  частоты формируетс  период длительностью 2и I T2 /dnFo, 2 - коэффициент делени  делигде тел  частоты, И значение старшего разр да управл ющего регистра. Если Т меньше периода Т}( входной частоты F){ , блок сравнени  подает команду в программный блок на возвращение старшего разр да управл ющего регистра в О. В противном случае он остаетс  в 1, с npwitoROM следующего входного импульса включаетс  n-1-ый pa3psw( управл ющего регистpa и т.д. По окончании цикла преоб .разовани  с точностью до единицы младшего разр да выходной код 92.И недостаткам этого преобразовател  относитс  невозможность преобразо вани  высоких частот, т.к. с 2 От указанного недостатка свободен известный преобразователь частоты в код, содержащий блок временного разделени  импульсов, подключенный к шине преобразуемой частоты, генератор опорной частоты, соединенный с блоком временного разделени  импульсЪв и И -разр дным двоичным дели телем частоты, вычитающие , чис ло которых равно разр дности выходного кода и выходы которых подключен к регистрирун цим блокам, два элемента И и элемент ИЛИ, причем входы вычитающего блока старшего разр да подключены к генератору опорной частоты и блоку временного разделени  /импульсов и БВРИ, выходы регистрирующего блока подключены к первым бхоДам элементов И, вторые входы которы соединены соответственно со входом регистрирующего блока и входом вьшитающего блока, а выходы через элемен ИЛИ подключены ко входу вычитающего следующего разр да, другой вход кото рого соединен с соответствующим выхо дом делител  частоты fz, В этом устройстве в каждом -i -том каскаде реализуетс  операци  , AF - -Fo/2 -,ecAH /iF- 7Fo/2 l/ F .,ecNM F- Fo/2i частота на выходе элемента ИЛИ i-Toro каскада; входна  частота -|-того кас опорна  частота, подаваема на 1-тый каскад с делител  частоты. Следовательно, дл  выходного кода 2 F. К недостаткам этого преобразовате следует отнести малое быстродействие обусловленное тем, что р 72 первый импульс частоты с выхода вы1читающего блока устанавливает в 1 8 -1 регистрирук ций блок, и только второй ее импульс через открывшийс  элемент И и элемент ИЛИ пройдет на следующий каскад. Целью изобретени   вл етс  увеличение быстродействи . Поставленна  цель достигаетс  тем, что в преобразователь частоты в код, содержащий генератор опорной частоты , выход которого соединен со входом двоичного делител  частоты и первым входом блока временного разделени  импульсов, второй вход которого соединен с шиной входной частоты, а выход соединен со входом Ц-ного из последовательно соединенных каскадов, состо щих из вычитающих и регистрирующих блоков и элементов И и ИЛИ, выход каждого из каскадов соединен со входом следующего каскада, при этом первые входы вычитающих блоков каждого каскада соединены с соответствующими выходами двоичного делител  частоты, а вторые входы соединены со входом каскада и первым входом элемента И того же каскада, второй вход которого соединен с нулевым выходом регистрирующего блока, а выход соединен с первым входом элемента ИЛИ, выход которого соединен с выходом каскада, а выходы вычитающих блоков подсоединены к соответствующим входам ртегистрирующего блока, причем второй вход, элемента ИЛИ каждого каскада соединен с единичным входом регистрирующего блока этого же каскада . На чертеже представлена структурна  электрическа  схема преобразовател  частоты в код. Устройство содержит генератор опорной частоты, блок 2 временного разделени , импульсов, двоичный делитель 3 частоты, вычитающие блоки 4, регистрирующие блоки 5, элементы 6 ИЛИ и элементы 7 И. Устройство работает следующим образом . Импульсы входной частоты Fj( поступают в блок 2 временного разделени  импульсов, на второй вход которого приход т также импульсы опорной частоты FO с генератора 1 опорной частоты. Блок 2 обеспечивает некоторый временной сдвиг импульсов частоты Fy в случае их совпадени  с импульсами частоты FO- В двоичном делителе 3 производитс  выработка частотных составл нмих FO jFo/i,Fo/2 Po/2 Вычитающий блок 4 первого каскада реализует операцию Если F)(, FO импульсы разностной частоты по вл ютс  на выходе вычита ющего блока 4, св занном с установкой 1 регистрирующего блока 5, устанавлива  последний в I (значе ние старшего разр да выходного кода становитс  равным 1 ). В противном случае регистрирующий блок 5 устана ливаетс  импульсами с противоположн го выхода вычитающего блока 4 в О Следующий каскад функционирует аналогичньм образом с той разницей, что вместо Ру, и FO подаютс  частоты ЛР/, и Р5э/2, где ( Fx-Po,,Fo |р,.еслиР,Ро в любом -f-TOM каскаде импульс раз ностной частоты одновременно с установкой в 1 регистрирующего бло ка 5 проходит через элемент 6 ИЛИ на следующий каскад. Дл  -того каскада условие (3) приобретает вид (). Моделирующа  за висимость предлагаемого устройства аналогична выражению (2) дл  прототи па. Выигрыш в быстродействии предлага емого устройства достигаетс  за. счет снижени  времени задержки в вьщаче первого импульса разностной частоты ЛР,-гАр. в каждом 1-том каскаде. Использование предложенного устро ства позвол ет существенно снизить врем  кодировани . Так, дл  случа  F)((-fc) F)) соответствует выхо ной код М,.,..,„ 1 ..., уменьшение ллокс задержки в вьщаче первого импульса частоты fikF-1 дл  1-того разр да равно периоду или, с учетом того что при М()Мгддс,. ,Т,-Х2/Р выигрыш по времени кодировани  предложенного устройства по сравнению с прототипом составит 2Т: --1 где И- разр дность кода NZ. Известно, что врем  кодировани  дл  прототипа составл ет 36 Следовательно, быстродействие предложенного устройства вдвое выше быстродействи  прототипа, т.к. Благодар  увеличению быстродейстВИЯ снижаютс  также динамические погрешности , обусловленные изменением входной частоты за врем  кодиро- вани . Формула изобретени  Преобразователь частоты в код, содержащий генератор опорной частоты , выход которого соединен со входом двоичного делител  частоты и первым входом блока временного разделени  импульсов, второй вход которого соединен с шиной входной частоты , а выход соединен со входом И-ного из последовательно соединенных каскадов, состо щих из вычитающих и регистрирующих блоков и элементов И и ИЛИ, выход каждого из каскадов соединен со входом следующего каскада, при этом.первые входы вычитающих блоков каждого каскада соединены с состветствуннцими выходами двоичного делител  частоты, а вторые входы соединены со входом каскада и с первым входом элемента И того же каскада, второй вход которого соединен с нулевым выходом регистрирующего блока, а выход соединен с первым входом элемента ИЛИ, выход которого соединен с выходом каскада, а выходы вычитакмцих блоков подсоединены к соответствующим входам регистрирующего блока, отличающийс  тем, что, с целью увеличени  быстродействи , второй вход элемента ИЛИ каждого каскада соединен с единичным входом регистрирующего блока этого же каскада. Источники информации, рин тые во внимание при экспертизе 1,Март шин А,И. и др. Преобразователи электрических параметров дл  систем контрол  и измерени , М., нерги , 1976, с, 208-209. 2,Авторское свидетельство СССР 251958, кл. G 01 R 23/02, 20.05.68 (прототип).

   f f

   ,...

   D/

   ::Й

   W V fff/

   /ф ф

   /