SU842786A1 - Устройство дл приведени р-кодовфибОНАччи K МиНиМАльНОй фОРМЕ - Google Patents

Устройство дл приведени р-кодовфибОНАччи K МиНиМАльНОй фОРМЕ Download PDF

Info

Publication number
SU842786A1
SU842786A1 SU782578461A SU2578461A SU842786A1 SU 842786 A1 SU842786 A1 SU 842786A1 SU 782578461 A SU782578461 A SU 782578461A SU 2578461 A SU2578461 A SU 2578461A SU 842786 A1 SU842786 A1 SU 842786A1
Authority
SU
USSR - Soviet Union
Prior art keywords
convolution
code
fibonacci
blocks
input
Prior art date
Application number
SU782578461A
Other languages
English (en)
Inventor
Алексей Петрович Стахов
Николай Александрович Соляниченко
Original Assignee
Винницкий политехнический институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Винницкий политехнический институт filed Critical Винницкий политехнический институт
Priority to SU782578461A priority Critical patent/SU842786A1/ru
Application granted granted Critical
Publication of SU842786A1 publication Critical patent/SU842786A1/ru

Links

Landscapes

  • Complex Calculations (AREA)

Description

(54) УСТРОЙСТВО ДЛЯ ПРИВЕДЕНИЯ Р-КОДОВ ФИБОНАЧЧИ К МИНИМАЛЬНОЙ ФОРМЕ

Claims (1)

  1. Изобретение относитс  к вычислительной технике и может быть исполь зовано дл  получени  максимальной формы р-кода Фибоначчи. Известно единственное устройство дл  приведени  р-кодов Фибоналчи к минимальной форме,содержащее п-однотипных блоков свертки, по числу разр дов р-кода Фибоначчи. Первый выход 1-го блока свертки соединен с первым входом (t-l)-ro, и вторым входом (t-p-1)-го блоков свертки, а второй выход t-ro блока свертки  вл етс  0-м пр млм информационным выходом ус ройства и соединен с третьим входом (е+1)-го и четвертым входом (t+p+Dблоков свертки 1. Недотаток известного устройства невозможность получени  максимальной формы данного р-кода Фибоначчи. Максимальна  форма, как и минимальна  форма,  вл етс  единственной дл  любого натурального числа N, при этом она состоит из двух частей. Например максимальна  форма некоторого натурального числа N имеет вид N 000000 . .ОО1.. . 01-1 . . .10-1...-И перва  часть . - V- ---;;- . втора  часть Перва  часть максимальной формы-, включает в себ  все разр ды с нулевыми значени ми, во -второй части после .каждого разр да нулевым значени м следует не менее р нулей. Эти признаки позвол ют реализовать достаточно эффективный контроль хранени , передачи и выполнени  арифметических операций над максимальными формами р-кодов Фибоначчи. Цель предлагаемого изобретени  - расширение функциональных возможностей , заключающихс  в получении максимальной формы р-кода Фибоначчи. Поставленна  цель достигаетс  Тбм, что в устройство дл  приведени  р-кодов Фибоначчи к минимальной форме , содержащее п блоков свертки, причем первый выход Е.-го блока свертки соединен с первым входом (C-l)-ro и вторым входом (t-p-l)-ro блоков свертки, второй выход каждого блока свертки соединен с третьим входом (fc+l)-ro блока свертки и четвертым входом (Е+р+1)-го блока свертки, п тые входы каждого блока свертки  вл ютс  управл ющими входами,-шестые входы каждого блока свертки  вл ютс  . информационными входами, вторые входы блоков свертки образуют первую группу выходов устройства, введены п-разр дный регистр, дешифратор команд, и п однотипных блоков коммутации, причем пр мые и инверсивные выходы празр дного регистра соединены соответ ственно с первым и вторым входом соответствующего блока коммутации,выход каждого блока коммутации соединен с шестым входом соответствующего блока свертки, первый, второй и третий выходы дешифратора команд соединены соответственно с третьим входом всех блоков коммутации, с четвертым входом Всех блоков коммутации, с п тым входом всех блоков свертки, третьи выходы блоков свертки образуют вторую группу выходов устройства, Функциональна  схема устройства дл  р-1 и п-5 приведена на чертеже. Устройство содержит п ть блоков 1,1-1,5 свертки, каждый из которых имеет установочные входы 2 и 3 свертки, по которым проходит сигнал свертки, информационные входы свертки 4 и 5, предназначенные дл  считывани  информации с пр мых информационных выходов блоков свертки 1.&-.Е-р-1,управл ющий вход б сверт ки, на котором при по влении сигнала происходит приведение р-кода Фибонач чи к минимальной форме, информационный , вход 7, по которому заноситс  ис ходна  информаци  в блок 1,1-1.5 свертки, п ть блоков 8,1-8.5 коммутации предназначенных дл  комму тации сигналов, снимаемых с пр мого или инверсного информационного выход соответствующего разр да регистра 9, который предназначен дл  хранени  ис ходного р-кода Фибоначчи, Каждый бло 8.1-8,5 коммутации имеет управл ющие входы 10 и 11, соединенные соответст венно с первыми выходами дешифратора 12 команд, третий выход которого соединен с управл ющими входами 6 свертки всех блоков 1,1-1,5 свертки. Пр мые информационные выходы каждого блока свертки образуют первую группу выходов устройства,инверсные информа ционные выходы каждого блока свертки образуют вторую группу выходов устройства . Устройство работает следующим образом . Предположим, что необходимо получить максимальную форму 1-кода Фибонач чи числа 5, представленного в минимальной форме 1-кода Фибоначчи еле луюи1им образом: Вес разр да 53 2 1 1 1-код Фибоначчи 1 Этот 1-код Фибоначчи параллельным образом заноситс  в регистр 9, Так как необходимо получить максимальную форму исходного 1-кода Фибоначчи, то дешифратор 12 команд вырабатывает управл ющий сигнал, который поступает на управл ющий вход 10 каждого блока коммутации 8,1-8,5. В результате этого на выходе каждого блока 8.1-8.5 коммутации по вл етс  информаци , снимаема  с инверсных информационных выходов соответствующих разр дов регистра 9,Исходна  комбинаци  10000 при-t мет вид 01111, Эта кодова  комбинаци  через информационные входы 7 поступает в соответствующие блоки 1.11 .5 свертки,По приходу сигнала из дешифратора 12 команд на управл ющие входы 6 каждого блока 1.1-1,5 свертки производитс  анализ возможности проведени  сверток между разр дами 1-кода Фибоначчи. В данном случае условие свертки выполнено дл  блока 1,5свертки, поэтому на управл ющем входе 4 блока 1.4 свертки и на управл ющем входе 5 блока 1.3 свертки по вл етс  единичный сигнал, который переводит блоки 1,3-1,4 свертки в нулевое состо ние, и одновременно с этим блок 1.5 свертки переходит в единичное состо ние. Получают кодовую комбинацию 10011. Теперь условие свертки выполнимо дл  блока 1.3 свертки. На управл ющем входе 4 блока 12 свертки и управл ющем входе 5 блока 1.1 свертки по вл етс  единичный сигнал, который переводит эти блоки свертки в нулевое состо ние , и одновременно с этим блок 1.3 свертки переходит в единичное состо ние . Получают кодовую комбинацию 10100, что соответствует минимальной форме 1-кода Фибоначчи. На инверсных информационных выходах блоков 1,11 ,5 свертки при этом кодова  комбинаци  01011, что и соответствует максимальной форме 1-кода Фибоначчи исходного числа 5 (кода 10000). Таким образом, дл  получени  максимальной формы р-кода Фибоначчи инверсные значени  разр дов исходного кода занос тс  в блоки 1,1-1,5 свертки, затем происходит приведение полученного кода к минимальной форме, и конечный результат считываетс  с инверсных информационных выходов бло- . ков 1,1-1.5 свертки,Кроме того, за устройством сохран етс  его основна  функци  - приведение р-кода Фибоначчи к минимальной форме. Предположим, что необходимо получить минимальную форму числа 4, представленно -о в 1-коде Фибоначчи следующим образом: Вес разр да 532 1 1 1-код ФибоначчиО О 1-11 Этот.1-код Фибоначчи параллельным образом заноситс  в регистр 9, Так как необходимо получить минимальную формулу ИС.ХОДНОГО 1-кода Фибоначчи, то дешифратор 12 команд вырабатывает управл ющий сигнал, который поступает на управл ющий вход 11 каждого блока 8.1-8.5 коммутации. В резуль те чего на выходе каждого блока 8. 8.5 коммутации по вл етс  информац снимаема  с пр лых информационных выходов соответствующих разр дов р гистра 9, котора  заносйтс  через информационные входы 7 в соответст вующие блоки 1.1-1.5 свертки. По п ходу управл ющего сигнала из дешиф ратора 12 команд на управл ющие вх ды 6 каждого блока 1.1-1.5 свертки происходит (описанным выше образом приведение исходного кода к гиинимальной фсфме. После окончани  при ведени  на пр мых информационных в ходах блоков 1.1-1.5 свертки будет минимальна  форма исходного 1-кода Фибоначчи (т.е. код 01010J. Таким образом/ дл  получени  минимальной формы р-кода Фибоначчи пр мые значени  разр дов исходного кода занос тс  в блоки 1.1-1.5 свертки , затем происходит приведение кода к минимальной форме и конечный результат считываетс  с пр мых инфор мационных выходов блоков 1.1-1.5 свертки. Приведем пример получени  макси мальной форь/ы числа б в 2-коде Фибоначчи. веса разр дов 1396432111 исходный 2-код Фибоначчи 001000000 2-код Фибоначчи , заносимый в блоки 1 свертки110111111 2-код Фибо-110111111 наччи, получаемлй в про- 111010111 цессе приведени  к минимальной форме в блоках свертки111100011 111100101 111101000 Максимальна  форма исходного 2-кода Фибоначчи 000010111 Прещлагаемое устройство позвол ет получить как минимальную, так и максимальную форму исходного р-кода Фибоначчи, что  вл етс  значительным расширением функциональных возможностей устройства дл  приведени  р-кодов к минимальной форме . Формула изобретени  Устройство дл  приведени  р-кодоа Фибоначчи к минимальной форме, содержащее п-блоков свертки, причем первый выход Е-ГО блока свертки соединен с первым входом (t-l)-ro и вторым вхо дом (C-p-l)-ro блоков свертки, второй выход каждого блока свертки соединен с третьим входом (t+1)-го блока свертки и четвертым входом (Е + р + 1)-го блока свертки, п тые входы блоков свертки  вл ютс  управл ющими входами, шестые входы блоков свертки  вл ютс  информационными входами, вторые выходы блоков свертки образуют первую группу выходов устройства, о т л ичающеес  тем, что, с целью расширени  функциональных возможностей за счет получени  максимальной формы р-кЪдов Фибоначчи, в устройство введены п-разр дный регистр, дешифратор команд и п-однотипных блоков коммутации, причем пр мые и инверсные выходы п-разр дного регистра соединены соответственно с первым и вторым входом соответствующего блока коммутации, выход каждого блока коммутации соединен с входом соответствующего блока свертки, первый, второй и третий выходы дешифратора команд соединены соответственно с третьими входами всех блоков коммутации , с четвертыми входами всех блоков ком1У1утации, с п тыми входами всех блоков свертки, третий выход блоков свертки образует вторую группу выходов устройства. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР о эа в11е 238б002/18-24, сл. G 06 Н{ 5/06, 02.08.76 (прототип).
SU782578461A 1978-02-06 1978-02-06 Устройство дл приведени р-кодовфибОНАччи K МиНиМАльНОй фОРМЕ SU842786A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU782578461A SU842786A1 (ru) 1978-02-06 1978-02-06 Устройство дл приведени р-кодовфибОНАччи K МиНиМАльНОй фОРМЕ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU782578461A SU842786A1 (ru) 1978-02-06 1978-02-06 Устройство дл приведени р-кодовфибОНАччи K МиНиМАльНОй фОРМЕ

Publications (1)

Publication Number Publication Date
SU842786A1 true SU842786A1 (ru) 1981-06-30

Family

ID=20748355

Family Applications (1)

Application Number Title Priority Date Filing Date
SU782578461A SU842786A1 (ru) 1978-02-06 1978-02-06 Устройство дл приведени р-кодовфибОНАччи K МиНиМАльНОй фОРМЕ

Country Status (1)

Country Link
SU (1) SU842786A1 (ru)

Similar Documents

Publication Publication Date Title
JPH0746310B2 (ja) 半導体論理回路
SU842786A1 (ru) Устройство дл приведени р-кодовфибОНАччи K МиНиМАльНОй фОРМЕ
KR970022805A (ko) 로그의 근사값 계산방법 및 회로
SU1438005A1 (ru) Преобразователь двоичного кода в позиционно-знаковый код
SU468369A1 (ru) Преобразователь код-аналог
SU561966A1 (ru) Вычислительна система дл обработки чисел и многомерных векторов
SU801254A1 (ru) Делитель частоты с переменнымКОэффициЕНТОМ дЕлЕНи
SU1633496A1 (ru) Устройство дл приведени кодов Фибоначчи к минимальной форме
SU796840A1 (ru) Устройство дл определени положени чиСлА HA чиСлОВОй ОСи
SU924853A2 (ru) Преобразователь напр жени в код
SU1667045A1 (ru) Устройство дл сдвига и нормализации
SU871093A1 (ru) Преобразователь частоты в код
SU962915A1 (ru) Преобразователь кода Гре в двоичный код
SU840871A1 (ru) Устройство дл обмена информацией
SU869065A1 (ru) Делитель частоты
SU855659A1 (ru) Сумматор по модулю
SU541163A1 (ru) Преобразователь параллельных двоичных кодов
SU474027A1 (ru) Устройство дл регистрации картографической информации
SU1164719A1 (ru) Операционное устройство микропроцессора
SU466507A1 (ru) Устройство дл преобразовани правильной двоично-дес тичной дроби в двоичную дробь
SU771665A1 (ru) Устройство дл сравнени чисел
SU1290305A1 (ru) Устройство дл вычислени функции
SU1439751A1 (ru) Преобразователь двоичного кода в код Фибоначчи
SU679977A1 (ru) Устройство дл сравнени чисел
SU1508203A1 (ru) Двоичный шифратор