Изобретение относитс к автоматик и вычислительной технике и может най применение дл вычислени алгебраиче ких выражений, включакнцих в себ выполнение операций умножени , делени сложени и вычитани . Известно вычислительное устройство содержащее группу компараторов, интег раторы блок управлени , ключ, управл емый делитель напр жени , умножители , блоки сложени и вычитани , переключатель и генератор опорного напр жени Г 1Известно также вычислительное устройство , содержащее входной коммутатор , интегратор, нуль-орган, группу компараторов, элементы И, блок управлени , генератор экспоненциального напр жени и блок регистрации f2J. Недостатком этих устройств вл ютс ограниченные функциональные возможности , так как они могут выполн ть только множителЬно-делительные операции и не выполн ют операции сложени и вычитани . Наиболее близким к гфедлагаемому вл етс устройство дл вычислени алгебраических В1фажений, содержащее входной коммутатор, перва группа сигнальных входов которого подключена к входам устройства, выход - к снгпальноку входу цифроуправл емого делител напр жени , а втора сигнальных входов - к выходам устройства и к основной группе выходов блока аналоговых запоминаиЦих чеек, соединенного входами с выходашс выход- ного коммутатора, подключенного сигнальным входом к первому входу компаратора . Выход которого соединен с сигнальным входом блока преобразовани в цифровой код, причем управл ю щие входы входного и выходного коммутаторов и блока преобразовани в цифровой код соединены с соответствующими управл ющими выхода(«1 блока управлени , а выход блока преобразовани в цифровой код подключен к управл ющему входу цифроуправлнемого делител напр жени , выход которого подключен к первому входу компаратора, соединенного вторым входом с дополнительным выходом входного коммутатора З. Недостатком устройства вл ютс его ограниченные функциональные возможности , не позвол ющие выдел ть, сложные алгебраические выражени , ВКЛ чающие в себ кроме операций умноже ни - делени также операции и сложе ни - вычитани . Цель изобретени - расширение клас са вычисл емых алгебраических выражений , т. е. вычисление сложных алгебраических выражений, включаиицих как операции умножени и делени , так и операции сложени и вычитани . Дл эстижени этой цели в устройство дл вычислени алгебраических вы ражений, содержащеевходной коммутатор , перва группа сиглальных входов которого подключена к входам устройства , выход - к сигнальному входу ци(й)оуправл емого делител напр жени , а втора группа сигнальных входов - к выходам устройства и к основной группе выходов блока аналоговых запокмнакмцих чеек, соединенного входами с выходами выходного комм5 татора , подключенного сигнальным входом к первому входу компаратора, выход которого соединен с сигнальным входом блока преобразовани в цифровой код, причем управл нхцие .входы входного и выходного коммутаторов и блока преобразовани в цифровой код соединены с соответствующими управл ющими выходами блока управлени , дополнительно введены ключи, операционный усилитель масштабные резисторы и мультиплексор цифровых кодов, соединенный первым информационным входом с выходом блока преобразовани в цифровой код, вто рым информационным входом - с информационным выходом блока управле ни , I ВЫХОДОМ - с управл ющим входом цифро управл емого делител напр жени ,под ключенного выходом к сигнальным входам двух ключей,выход первого из кот рых соединен с неинвертирующим входо операционного усилител ,подключенног i инвертирующим входом к выходу второго ключа и через первый масштабный резистор к выходу третьего ключа,соединенно го сигнальным входом с дополнительным выходом блока аналоговых запоминающи чеек, а выход операционного усилите 8 л подключен к первому входу компаратора , и через второй масштабный резистор - к инвертирунмцему входу операционного усилител , причем второй вход компаратора соединен с шиной нулевого потенциала, а управл ющие входы ключей и мультиплексора цифровых кодов подключены к соответствующим управл ющим выходам блока управлени . Блок управлени содержит генератор импульсов, синхронизатор, узел посто нной Пам ти, дешифратор команд, регистр операций, регистр и дешифратор входного коммутатора, регистр и дешифратор выходного коммутатора, регистр коэффициента, счетчик времени и счетчик команд, подключеиньш управл ющим входом к выходу регистра операций и управл ющему счетчика времени, а выходом - к адресному входу узла посто нной пам ти, выход которого соединен с входом дешифратора команд, подключенного выходами к информационным входам регистра коэффициента , регистра выходного коммутатора , регистра входного коммутатора и регистра операций, вход обнулени которого соединен с выходом счетчика времени, причем выход регистра входного коммутатора подключен к входу дешифратора входного коммутатора, выход регистра выходного коммутатора соединен с входом дешифратора выходного коммутатора, а управл ющие входы узла посто нной пам ти и всех регистров и счетные входы счетчиков подключены к соответствующим выходам синхронизатора , соединенного входом с выходом генератора импульсов, причем выход регистра коэффициента вл етс информационным выходом блока управлени , а выходы регистра операций и дешифраторов входного и выходного коммутаторов соответствующими управл ющими выходами блока управлени . На чертеже изображ а блок-схема устройства дл вычислени алгебраических выражений. Устройство содержит входной коммутатор I, перва группа сигнальных входов которого подключена к входам устройства, выход - к сигнальному входу цифроуправл емого делител 2 напр жени , а втора группа сигнальных входов - к выходам устройства и к основной группе выходов блока 3 аналоговых запомийающих чеек. Входы блока 3 соединены с. выходами выходного комму татора 4, подключенного сигнальным входом к выходу операционного усилител 5 и .к первому входу компаратора 6. Компаратор 6 соединен вторым входом с шиной нулевого потенциала, а выходом - с сигнальным входом блока преобразовани в, цифровой код. Блок 7 подключен выходом к первому информационному входу мультиплексора 8 цифровых кодов, соединенного вторым информационным входом с информационным выходом блока 9 управлени , а вы ходом - с управл ющим входом цифроуп равл емого делител напр жени 2. Вы ход делител 2 подключен к сигнальным входам двух ключей 10 и П, выход клю ча 10 соединен с неинвертирующим входом операционного усилител 5. Усилитель 5 подключен инвертирующим входом к выходу второго ключа II и через первьй масштабный резистор 12 - к вы ходу третьего ключа I3, соединенного сигнальным входом с дополнительным выходом блока 3 аналоговых запоминающих чеек. Выход операционного усиг лител 5 подключен через второй масш табный резистор 14 к инвертирующему входу усилител 5. Управл ющие входы коммутаторов I и 4, блока 7 преобразовани в цифровой код, мультиппексора 8 и ключей 10, 11 и 13 соединены с соответствующими управл ющими выходами блока 9 управлени . Блок 9 управлени может быть илпол нен, например, содержащим генератор 15 импульсов, синхронизатор 16, узел 17 посто нной пам ти, дешифратор 18 команд, регистр 19 операций, регистр 20 и дешифратор 21 входного коммутатора , регистр 22 и дешифратор 23 выходного коммутатора, регистр 24 коэффициента , счетчик 25 времени и счетчик 26 команд. Счетчик 26 подключен управл к цим входом к выходу регистра 19 и к управл ющему входу счетчика 25, а выходом - к адресному входу узла 17 посто нной пам ти. Выход узла 17 соединен с входом дешифратора 18. Выходы депшфратора 18 подключены к информационньм входам регистров 19, 20, 22 и 24, причем вход обнулени регистра 19 соединен с выходом счетчика 25,. Выход регистра 20 соединен с входом дешифратора 21, выход регист ра 22 - с входом дешифратора 23. Выход регистра 24 вл етс информащюнным выходом блока 9 управлени , а выходы регистра 19 и дешифраторов 21 -и . 98 23 - управл ющими выходами блока 9 управлени . Устройство работает следующим образом . Пусть необходимо выполнить операцию вида J, где и и Uj- входные напр жени на первом и втором входах устройства соответственно; а . и а. - нормированные посто нные коэффициенты (а. 1 : . з) ; и - выходное напр жение устройства . Выполиение операции производитс за два этапа. На первом этапе блок 9 вырабатывает управл ющие и информационный сигналы, которые обеспечивают следующий режим: напр жение U с первого входа .устройства через коммутатор 1 подключаетс к сигнальному входу делител 2; выход делител 2 через ключ 11 подключаетс к инвертирующему входу усилител 5; выход усилител 5 через коммутатор 4 подключаетс к одной из .запоминающих чеек,например первой, блока 3; код коэффициента информационного выхода блока 9 управлени через мультиплексор 8 подаетс на управл ющий вход делител 2. В результате (при соответствуюш;им образом заданных соотношени х между коэффициентами d , Кодами, их представл ющими , резисторами делител 2 и резистором 14 в цепи обратной св зи усилител 5) на выходе усилител 5 сформируетс напр жение, равное ( Ц) Это напр жение в конце первого этапа запоминаетс в первой чейке блока 3, На втором этапе блок 9 управлений вырабатывает сигналы, которые обеспечивают следующий режим: напр жение U с второго входа устройства через коммутатор I подаетс на сигнальный вход делител 2; выход делител 2 через ключ 10 подключаетс к неинвертирующему входу усилител 5; выход усилител 5 через коммусатор 4 подключаетс к другой, например второй , чейке блока 3; выход пер- . вой чейки через ключ 13 и резистор 12 подключаетс к инвертирующему входу силител 5; с информационного выхода блока 9 код коэффициента а через мульиплексор 8 подаетс на управл ющий 786 вход делител 2. В результате с помощью делител 2 и усилител 5 формируетс напр жение, равное ajU-, которое суммируетс с обратным знаком (величины резисторов 12 и 14 выбраны одинаковыми ) с выходным напр жением первой чейки блока 3 аналоговых запоминающих чеек, т. е. на вторую чейку блока 3 с выхода усилител 5 поступает напр жение, равное При выполнении операции вычислени типа ajU| - 3,112 работа устройства про текает аналогично за тем исключением, что на втором этапе выход делител 2 подключаетс через ключ 11 к инвертирующему входу усилител 5. Пусть необходимо выполнить операции умножени и делени , например операгшю вида и и , J л входные напр же1Шк на первом, втором и третьем входах устройства соответственно; а - нормированный посто нный коэффициент а XI . При выполнении этой операции работа устройства распадаетс вст времени на три этапа. Первый этап выполн етс аналогично первому этапу при вьтолнении операции суммировани за тем исклю чением. Что выход цифроуправл емого делител 2 напр жени подключаетс к неинвертирующему входу усилител 5 че рез ключ 10. В этом случае на выходе первой чейки блока 3 в конце первого этапа устанавливаетс напр жение, рав ное aU. Второй этап при выполнении операции умножени -делени вьиолн ет - с аналогично второму этапу при выпол нении Операции суммировани за тем ис ключением, что запрещаетс работа выходного коммутатора 4 и разрешаетс р бота блока 7 преобразовани в цифрово код, выходной код N которого через мультиплексор 8 поступает на управл ющий вход делител 2. Компаратор 6 сравнигает выходной сигнал усилител 5 с нулевым потенциалом, а блок 7 в соответствии с выходным сигналом компаратора 6 осуществл ет подбор кода N таким образом, чтобы напр жение 1/2 со второго входа устройства скомпенси1 ов ло на усилителе 2 напр жени с выхода первой чейки блока 3, равное aU . Тогда в конце второго этапа, при равенстве нулю выходного напр жени усилител 5, коэффициент передачи W по напр жению от сигнального входа делител 2 до выхода усилител 5 станет равным На третьем этапе выполнени операции умножени -делени блок 9 управлени вырабатывает управл ющие сигналы, которые обеспечивают следующий режим: на сигнальный вход делител 2-через коммутатор 1 подключаетс третий вход (напр жение Uj), ключи 10 и 11 остаютс в том же положении-, которое было навтором этапе, ключ 13 размыкаетс , выход операционного усилител 5 через выходной коммутатор 4 подключаетс к одной из чеек блока 3, в блоке 7 сохран етс код N, полученньтй на втором этапе, который и на третьем этапе через мультиплексор 8 поступает на управл ющий вход делител 2. Тогда в конце третьего этапа на выходе операционного усилител 5 и на выходе выбранной чейки блока 3 будет напр жение Так как в устройстве промежуточные результаты выполнени каждой операции запоминаютс в чейках блока 3. аналоговых запоминающих чеек, выходы которого подключены к входам входного коммутатора данное устройство может производить автоматическое вычисление сложных рациональных алгебраических вьфажений, включающих последовательное выполнение ари етических операций над входными аналоговыми сигналами и промежуточными результатами. В этом случае необходима программа вычислений размещаетс в узле 17 посто нной пам ти блока 9 в виде ци фовых кодов команд. Кажда команда соответствует одному шагу при выполнении той или иной операции, и следовательно, дл выполнени операции сложени (вычитани ) необходимо иметь две комавды, а дл операции умножени -делени - три. Кажда команда содержит код операции, код адреса дл входного коммутатора 1, код адреса дл выходного коммутатора 4 и код посто нного коэффициента . Текущее содержание счетчика 26 ко манд (адрес команды) поступает в узел 17 посто нной пам ти, из которого выбираетс очередна команда. Продейгиф:рированный в дешифраторе 18 код операции записываетс в регистр 19 опер ций,выходные сигналы которого в завис мости от кода операции) управл ют работой ключей 10, 11, 13 мультиплесора 8 и блока 7 преобразовани в цифровой код. Кроме того, одиг из сигналов регистра 19 операций управл ет работой счетчика 26 команд и счетчика 25 времени . При выполнении длинной по време НИ команды (например, умножение-деление ) этот сигнал блокирует изменение содержимого счетчиКа 26 команд и разрешает работу счетчика 25 времени, с помощью которого задаетс интервал времени, необходимый дл вьтолиени длинной команды. По окончании этого интервала сигнал со счетчика 25 времени обнул ет регистр 19 операций и при этом снимаетс блокировка со счетчика 26 команд. Коды адресных частей команды за- raiCbraaioTCH соответственно в регистры 20 и 22 входного .и выходного KOMftyTaторов и после деши4фацни управл ют работой соответственно входного 1 и выходного А кo iмyтaтopoв. Код посто нного коэффициента записываетс а регистр 24 коэффициента, откуда посту пает иа второй информационный вход мультиплексора 8. Синхронизаци работы всех узлов блока 9 управлени осуществл етс от синхронизатора 16, который вырабатывает последовательность тактирующих импульсов. ВыходwsiM сигналом дл синхронизатора в л ётс сигнал генератора 15 импуль- соа. Предлагаемое устройство позвол ет вычисл ть более сложные алгебраически выражени , в частности выраже м , содержа1191е операции делени , умножени , сложени и вычитани , т. е. обладает более широкими функциональными возмохНОСТЯК01 , причем процесс перехода от одной вычислительной операции к другой при обработке кода входных иапр жений может быть автоматическим. Формула изобретени 1. Устройство дл вычислени алгеб раических выражений, содержащее входной коммутатор, перва группа сигналь ных входов которого подключена к вхо8 дам устройства, выход - к сигнальному входу цифроуправл емого делите;1 напр жени , а втора группа сигнальных входов - к выходам устройства и к основной группе выходов блока аналоговых запоминающих чеек, соединенного входами с выходами выходного коммутатора , подключенного сигнальным входом к первому входу компаратора, выход которого соединен с. сигнальным входом блока преобразовани в цифровой код, причем управл ющие входы входного и выходного коммутаторов и блока преобразовани в цифровой код соединены с соответствующими управл ющими выходами блока управлени , отличающ е е С Я тем, что, с целью расвлиренн класса вычисл емых алгебраических вьч)ажений, в устройство дополнительно введены ключи, операционный усилитель, масштабные резисторы и мультиплексор цифровых кодов, соединенный первым информационным входом с выходом блока преобразовани в цифровой код, вторым информационным входом - с информационным выходом блока управлени , а выхо- дом - с управл ющим входом цифроуправл емого делител напр жени , подключенного выходом к сигнальным входам двух ключей, выход первого из которьк соединен с неинвертирующим входом операционного усилител , подключенного инвертирующим входом к выходу второго ключа и через первый масштабный резистор - к выходу третьего ключа , соединенного сигнальным входом с дополнительным выкодом блока аналоговых запоминающих чеек, а выход операционного усилител подключен к первому входу компаратора и через второй масЫтабный резистор - к инвертирующему входу операционного усилител , щ)ичем второй вход компаратора соединен с шиной нулевого потенциала, а управл кхцие входа) ключей и мультиплексора цифровых кодов подключены к соответствующим управл ющим выходам блока управлени , 2. Устройство по п. 1, отличающеес тем, что блок управсодержит генератор импульсов. ени синхронизатор, узел посто нной пам ти , дешифратор команд, регистр операций , регистр и дешифратор входного коьмутатора, регистр и дешифратор выодного коммутатора, регистр коэффнцинта , счетчик времени и счетчик команд одключенный управл ющим входом к выхоу регистра операций и управл ющему
входу счетчика времени, а выходом - к адресному входу узла посто нной пам - ти, выход которого соединен с входом дешифратора команд, подключенного выходами к информационным входам регистра коэф4ициента, регистра выходного коммутатора, регистра входного коммутатора и регистра операций, вход обнулени которого соединен с выходом счетчика времени, причем выход регистра входного коммутатора подключен к входу дешифратора входного коммутатора , выход регистра выходного коммутатора соединен с входом Дешифратора выходного коммутатора, а управл ющие входы узла посто нной пам ти и всех регистров и счетные входы счетчиков подключены к соответствующим выходам синхронизатора , соединенного входом с выходом генератора импульсов, причем выход регистра коэффициента вл етс информационным выходом блока управлени , а выход регистра операций и дешифраторов входного и выходного коммутаторов - соотвьгствующики управл ющими выходами блока управлени .
Источники информации, прин тые во внимание при экспертизе
Г. Авторское свидетельство СССР № 674043, кл. G 06 G 7/16, 1977.