SU845290A1

SU845290A1 - Pulse repetition frequency multiplier

Info

Publication number: SU845290A1
Application number: SU792808162A
Authority: SU
Inventors: Владимир Александрович Добрыдень; Игорь Данилович Пузько; Юрий Иванович Онуфриенко
Original assignee: Институт Проблем Машиностроенияан Украинской Ccp; Харьковский Инженерно-Строительныйинститут
Priority date: 1979-07-30
Filing date: 1979-07-30
Publication date: 1981-07-07

Description

Изобретение относится к вычислительной технике и может быть использовано в составе контрольно-измерительных систем и систем автоматического управления.The invention relates to computer technology and can be used as part of control and measuring systems and automatic control systems.

Известно пересчетное устройство, содержащее линию задержки, коммутатор, элемент ИЛИ, делитель частоты, триггер, элемент И и счетчик импуль- , сов И] ·Known counting device containing a delay line, a switch, an OR element, a frequency divider, a trigger, an element And an impulse counter, ow AND] ·

Недостатком данного устройства является невозможность получения равномерного распределения выходных импульсов во времени.The disadvantage of this device is the inability to obtain a uniform distribution of output pulses in time.

Наиболее близко к предлагаемому 15 устройство для умножения частоты следования импульсов, содержащее ключ, элемент ИЛИ, формирователь импульсов, выход которого соединен с первым импульсным входом ключа, импульсный вы- 20 ход которого соединен со входом элемента ИЛИ и со счетным входом пересчетного блока, выходы сброса которого подключены к выходу сброса ключа, два элемента И, реверсивный счетчик Т5 импульсов, два генератора строба, линию задержки, включенную между элементом ИЛИ и формирователем импульсов, управляющие входы которой соединены с выходами реверсивного счетчика им- 30 пульсов, входы которого через элементы И подключены к выходам генераторов строба, вход первого из которых соединен с одним из входов второго элемента И и обнуляющим входом пересчетного блока, а вход второго с клеммой источника импульсов и вторым входом первого элемента И Г2].Closest to the proposed 15 device for multiplying the pulse repetition rate, containing a key, an OR element, a pulse shaper whose output is connected to the first pulse input of the key, the pulse output of which is connected to the input of the OR element and to the counting input of the conversion unit, reset outputs which is connected to the output of the key reset, two AND elements, a reversible pulse counter T5, two strobe generators, a delay line connected between the OR element and the pulse shaper, the control inputs of which are connected s with outputs of a reversible counter of pulses of 30 pulses, the inputs of which are connected through the elements AND to the outputs of the gate generators, the input of the first of which is connected to one of the inputs of the second element AND and the zeroing input of the conversion unit, and the input of the second with the pulse source terminal and the second input of the first element And G2].

Недостатки данного устройства невысокое быстродействие и низкая надежность .The disadvantages of this device are low speed and low reliability.

Целью изобретения является повышение быстродействия устройства при одновременном повышении надежности.The aim of the invention is to increase the speed of the device while increasing reliability.

С этой целью в умножитель частоты следования импульсов, содержащий реверсивный счетчик импульсов и линию задержки, включенную между выходом элемента ИЛИ и входом формирователя импульсов, выход которого соединен с импульсным входом ключа, первый выход которого соединен с импульсным входом ключа, первый выход которого соединен со счетным, вторбй выход с обнуляющим входами пересчетного блока, а управляющий вход - с выходом пересчетного блока, введены блок разделения, дополнительный элемент ИЛИ, регистр, логический блок, триггеры, дополнительные ключи и генератор им3 пульсов, выход которого соединен с импульсным входом логического блока, выходы которого подключены к входам сложения и вычитания реверсивного счетчика импульсов, а тактовые выходы - с тактовыми входами блока разделения, первый информационный вход которого подключен к входной шине, второй информационный вход - к счетному входу пересчетного блока, а первый выход - к первому входу элемента ИЛИ, второй выход - ко второму входу элемента ЙЛИ, импульсному входу первого дополнительного ключа, счетному входу первого триггера и первому входу дополнительного элемента ИЛИ, второй вход которого соединен с обнуляющим входом пересчетного блока, импульсным входом второго дополнительного ключа и счетным входом второго триггера, а выход - с управляющим входом регистра, входы которого соединены с разрядными выходами, реверсивного счетчика импульсов, а выходы с управляющими входами линии задержки .To this end, a pulse repetition rate multiplier containing a reversible pulse counter and a delay line connected between the output of the OR element and the input of the pulse shaper, the output of which is connected to the pulse input of the key, the first output of which is connected to the pulse input of the key, the first output of which is connected to the counting , the second output with resetting inputs of the conversion block, and the control input - with the output of the conversion block, a separation block, an additional OR element, a register, a logical block, triggers are added, add external keys and a pulse generator, the output of which is connected to the pulse input of the logic unit, the outputs of which are connected to the inputs of addition and subtraction of the reversible pulse counter, and the clock outputs are connected to the clock inputs of the separation unit, the first information input of which is connected to the input bus, the second information input - to the counting input of the conversion block, and the first output to the first input of the OR element, the second output to the second input of the ILI element, the pulse input of the first additional key, the counting input of the first trigger ger and the first input of the additional OR element, the second input of which is connected to the zeroing input of the conversion unit, the pulse input of the second additional key and the counting input of the second trigger, and the output - with the control input of the register, the inputs of which are connected to the bit outputs, a reversible pulse counter, and the outputs with control inputs of the delay line.

Выходы первого и второго триггеров соединены с управляющими входами соответственно первого и второго дополнительных ключей, выходы первого дополнительного ключа соединены с единичными, а^ выходы второго дополнительного ключа - с нулевыми входами третьего и четвертого триггеров, выходы которых подключены к потенциальным входам логического блока, содержащего второй элемент ИЛИ, линию задержки и первый и второй элементы И, выходы которых, являясь выходами логического блока, соединены соответственно со входами сложения и вычитания реверсивного счетчика импульсов .The outputs of the first and second triggers are connected to the control inputs of the first and second additional keys, the outputs of the first additional key are connected to single, and the outputs of the second additional key are connected to the zero inputs of the third and fourth triggers, the outputs of which are connected to the potential inputs of the logic block containing the second OR element, delay line, and first and second AND elements, the outputs of which, being outputs of the logic block, are connected respectively to the inputs of addition and subtraction of reverse The actual pulse counter.

Импульсный вход логического блока соединен с импульсным входом первого элемента И и через линию задержки и непосредственно - с первым и вторым входами элемента ИЛИ, выход которого соединен с импульсным входом второго элемента И. Потенциальные входы первого и второго элементов И являются потенциальными входами логического блока и соединены соответственно с нулевыми и единичными входами третьего и четвертого триггеров.The pulse input of the logic unit is connected to the pulse input of the first AND element and through the delay line and directly to the first and second inputs of the OR element, the output of which is connected to the pulse input of the second element I. The potential inputs of the first and second elements AND are potential inputs of the logic block and are connected respectively, with zero and single inputs of the third and fourth triggers.

На фиг. 1 представлена структурная электрическая схема' умножителя частоты следования импульсов;, на фиг. 2 структурная электрическая схема логического блока.In FIG. 1 is a structural circuit diagram of a pulse repetition multiplier; FIG. 2 block diagram of the logic unit.

Умножитель частоты следования импульсов содержит элементы ИЛИ 1, 2, формирователь 3 импульсов, генератор 4 импульсов, пересчетный блок 5, реверсивный счетчик б импульсов, блок 7 разделения импульсов во времени, линию задержки 8, регистр 9, логический блок 10, триггеры 11-14, ключи 15-17 .The pulse repetition rate multiplier contains OR elements 1, 2, a 3 pulse shaper, a 4 pulse generator, a counting unit 5, a reverse pulse counter b, a time division block 7, a delay line 8, a register 9, a logic block 10, triggers 11-14 , keys 15-17.

Логический блок содержит элементы И 18, 19, элемент ИЛИ 20, линию задержки 21.The logical block contains the elements AND 18, 19, the element OR 20, the delay line 21.

Пусть входные импульсы следуют с периодом T_d, al7^=T^/K, пусть очередной период Tzj, входных импульсов оказывается больше предыдущего, т.е. последний импульс пачки, порожденной предыдущим входным импульсом, формируется раньше прихода очередного входного импульса, и равномерность распределения выходных импульсов нарушается.Let the input pulses follow with a period T _d , al7 ^ = T ^ / K, let the next period Tzj, the input pulses be greater than the previous one, i.e. the last pulse of the burst generated by the previous input pulse is formed before the arrival of the next input pulse, and the uniform distribution of the output pulses is violated.

Для сохранения этой равномерности необходимо обеспечить равенство (здесь ΔΤ=Τ_α-Τ , = т.е. увеличить время задержки линий задержки 2 пропорционально разности -Т,).To maintain this uniformity, it is necessary to ensure equality (here ΔΤ = Τ _α -Τ, = i.e. increase the delay time of delay lines 2 in proportion to the difference -T,).

Если же Т < Т₄ , т.е. очередной входной импульс приходит раньше формирования последнего импульса пачки выходных, порожденных предьщущим входным импульсом, для равномерного распределения выходных импульсов следует уменьшить время задержки линий задержки 2 на величину, пропорциональную разности Ц-Т^·If T <T ₄ , i.e. the next input pulse comes before the formation of the last pulse of the packet of output generated by the previous input pulse, for a uniform distribution of the output pulses, the delay time of the delay lines 2 should be reduced by an amount proportional to the difference C-T ^ ·

Существенно, что коэффициент пропорциональности равен при этом 1/К, т.е. определяется коэффициентом умножения частоты (его величина регулируется изменением частоты импульсов на корректирующем выходе генератора импульсов 4).It is essential that the proportionality coefficient is equal to 1 / K, i.e. determined by the coefficient of frequency multiplication (its value is regulated by changing the frequency of the pulses at the correcting output of the pulse generator 4).

Именно такая коррекция времени задержки реализуется в предлагаемом устройстве путем добавления в реверсивный счетчик 6 числа импульсов, пропорционального величине (Т^-Т₄)/К в случае Т^>Т₁ , и величине (Т, -Т )/К в случаеIt is such a correction of the delay time that is implemented in the proposed device by adding to the reversible counter 6 the number of pulses proportional to the value (T ^ -T ₄ ) / K in the case of T ^> T ₁ , and the value (T, -T) / K in the case

В исходном состоянии блок 5 установлен в нуль и задан коэффициент пересчета, равный требуемому коэффициенту умножения частоты, в соответствии с этим коэффициентом и периодом Τβ повторения входных импульсов устанавливается состояние реверсивного счетчика 6 и совпадающее с ним состояние регистра 9, задающее время задержки, необходимое для равномерного распределения выходных импульсов умножитель, триггер 11 устанавливается в единичное, а триггеры 12-14 - у нулевое состояние (при этом импульсы на входы реверсивного счетчика 6 не поступают/ , первый выход блока 7 соединен через ключ 15 с единичным входом триггера 11, а второй выход ключа 17 через ключ 16 - с нулевым входом этого триггера.In the initial state, block 5 is set to zero and a conversion factor equal to the required frequency multiplication factor is set, in accordance with this coefficient and the repetition period Τβ of the input pulses, the state of the reverse counter 6 and the state of register 9 matching with it are set, which sets the delay time necessary for uniform of the distribution of the output pulses, the multiplier, trigger 11 is set to one, and triggers 12-14 are in the zero state (in this case, pulses are not supplied to the inputs of the reverse counter 6 /, per the output of block 7 is connected via key 15 to a single input of trigger 11, and the second output of key 17 through key 16 is connected to the zero input of this trigger.

В соответствии с величиной К устанавливается частота импульсов на корректирующем выходе генератора 4.In accordance with the value of K, the pulse frequency is set at the correcting output of the generator 4.

Первый входной импульс, поступив на первый информационный вход блока 7, передается импульсом с первого тактового выхода генератора 4 на первый выход блока 7, т.е. на вход линии задержки 8 (через элемент 1) , на еди- j ничный вход триггера 11 (через ключThe first input pulse, having arrived at the first information input of block 7, is transmitted by a pulse from the first clock output of the generator 4 to the first output of block 7, i.e. to the input of the delay line 8 (via element 1), to the single input of trigger 11 (via the key

15) , а также через элемент 2 - на управляющий вход регистра 9, Триггер 11 и регистр 9 при этом остаются в ИСХОДНОМ СОСТОЯНИИ. |Q15), as well as through element 2, to the control input of register 9, Trigger 11 and register 9, while remaining in the ORIGINAL STATE. | Q

Спустя время V импульс с выхода линии задержки 8 поступает на вход формирователя 3, с выхода которого - через ключ 17 - на счетный вход блока 5 и через блок 7 и элемент 1 - снова на вход линии задержки 8. Этот импульс будет циркулировать указанным образом, формируя пачку выходных импульсов с интервалами Ф, до тех пор, пока число на блоке 5 не достигнет величины К-1. При этом на его выходе по- 20 явится единичный сигнал и очередной т.е. К-тый импульс с выхода формирователя 3 поступит теперь на второй выход ключа 17, т.е. возвратит блок 5 в нуль, а также установит в нуль - 25 через ключ 16 - триггер 11.After a time V, the pulse from the output of the delay line 8 enters the input of the shaper 3, from the output of which - through the key 17 - to the counting input of the block 5 and through the block 7 and element 1 - again to the input of the delay line 8. This pulse will circulate in the indicated manner, forming a pack of output pulses at intervals Ф, until the number on block 5 reaches the value K-1. At the same time, a single signal and the next one will appear at its output; The k-th pulse from the output of the shaper 3 will now go to the second output of the key 17, i.e. will return block 5 to zero, and also set to zero - 25 through key 16 - trigger 11.

Если время Z установлено правильно, момент формирования К-того выходного импульса (т.е. импульса на втором выходе ключа 17) совпадает во времени с приходом очередного входного. импульса, устанавливающего в единицу триггер 12 (так как триггер 13 был установлен в единицу) . Таким образом, состояния триггеров 11 и 12 .If the time Z is set correctly, the moment of formation of the K-th output pulse (i.e., the pulse at the second output of the key 17) coincides in time with the arrival of the next input. pulse setting the trigger 12 to the unit (since the trigger 13 was set to one). Thus, the state of the triggers 11 and 12.

по-прежнему оказываются различными, ⁵т.е. импульсы на входы реверсивного счетчика 6 не поступают.still turn out to be different, ⁵ i.e. pulses to the inputs of the reverse counter 6 are not received.

Триггер 11 находится в единичном состоянии в интервалах между моментами поступления нечетных входных им- 40 пульсов (.первого, третьего и т.д.) и моментами появления на выходе устройства· К-тых импульсов - пачек, по рожденных соответствующими нечетными входными импульсами. Иначе говоря, триггер 11 устанавливается в единицу каждым i-тым входным импульсом (i=l, 3, 5...) и опрокидывается в нуль последним импульсом каждой пачки, порожденной i-тым входным импульсом. 5Q Аналогично рггботает триггер 12, но с четными входными импульсами.Trigger 11 is in a single state in the intervals between the moment of arrival of the odd input pulses (40 of the first, third, etc.) and the moment of appearance of the output of the device · K-th pulses - bursts generated by the corresponding odd input pulses. In other words, trigger 11 is set to unity by each i-th input pulse (i = l, 3, 5 ...) and is tipped to zero by the last pulse of each burst generated by the i-th input pulse. 5Q Trigger 12 works similarly, but with even input pulses.

Если Т.| = Т,·, момент возврата в нуль триггера 11 совпадает с моментом установки в единицу триггера 12 и наоборот, т.е. их состояния все 55 время различны, и импульсы на входы реверсивного счетчика не поступают.If T. | = T, ·, the moment the trigger 11 returns to zero coincides with the moment the trigger 12 is set to the unit and vice versa, i.e. their states are all 55 different all the time, and pulses are not received at the inputs of the reversible counter.

Пусть теперь Т₁₊₁ > Tj , т.е. К-тый импульс i-той пачки приходит раньше, чем i+1-й входной импульс. В этом 60 случае в интервале времени Т₁₊ -Тл оба триггера оказываются в нулевом состоянии, ввиду чего импульсы с .блока 10 начинают поступать на суммирующий вход реверсивного счетчика 6 .<,$Now let T _{1 + 1} > Tj, i.e. The k-th pulse of the i-th burst arrives earlier than the i + 1-th input pulse. In this 60 case, in the T ₁₊ -T time interval, both flip-flops are in the zero state, which is why pulses from .block 10 begin to arrive at the summing input of the counter 6. <, $

Количество этих импульсов пропорционально величине λϊΤ, благодаря чему (с учетом того, что частота корректирующих импульсов генератора 4 установлена в соответствии с реализуемым коэффициентом умножения К) время задержки X изменится ровно настолько, чтобы выполнялось равенство Ф .The number of these pulses is proportional to the value of λϊΤ, due to which (taking into account the fact that the frequency of the correcting pulses of the generator 4 is set in accordance with the implemented multiplication coefficient K), the delay time X will change exactly so that the equality Ф holds.

Изменение времени задержки произойдет, когда i+1-й входной импульс, поступив через блок 7 и элемент 2 на управляющий вход регистра 9, передаст в него новое, откорректированное указанным образом, содержимое реверсивного счетчика 6.Changing the delay time will occur when the i + 1-st input pulse, having passed through block 7 and element 2 to the control input of register 9, transfers to it the new, corrected in this way, contents of the reverse counter 6.

Таким образом, если период входных импульсов увеличился, то уже в следующем периоде равномерность выходных импульсов будет восстановлена (появится только один интервал между последним импульсом ί-той пачки и первым импульсом i+1-й пачки) .Thus, if the period of the input pulses has increased, then in the next period the uniformity of the output pulses will be restored (there will be only one interval between the last pulse of the ίth burst and the first pulse of the i + 1st burst).

Рассмотрим теперь случай, когда Т. < ^τι · Очередной входной i+1-й импульс поступает теперь раньше последнего импульса пачки, порожденной предыдущим i-тым импульсом. В результате с момента поступления i+1-го входного импульса и до момента прихода последнего импульса пачки, порожденной предадущим i-тым входным импульсом, триггеры 11 и 12 находятся в единичном состоянии. Существенно, что длительность этого интервала времени оказывается в два раза меньше величины T.j , так как входной импульс поступает в линию задержки 8 и начинает циркулировать в схеме вместе с предыдущим входным импульсом. Импульсы на счетный вход пересчетного устройства попадают теперь вдвое чаще, благодаря чему число их, недостающее до к, набирается вдвое быстрее, чем в случае отсутствия второго входного импульса, т.е. при циркуляции в схеме одного импульса.Let us now consider the case when T. < ^τ ι · The next input i + 1st pulse arrives now earlier than the last pulse of the packet generated by the previous i-th pulse. As a result, from the moment the i + 1th input pulse arrives until the last pulse of the burst generated by the previous i-th input pulse arrives, triggers 11 and 12 are in a single state. It is significant that the duration of this time interval turns out to be half the value of Tj, since the input pulse enters the delay line 8 and begins to circulate in the circuit together with the previous input pulse. The pulses at the counting input of the recounting device now get twice as often, due to which their number, missing to k, is dialed twice as fast as in the absence of a second input pulse, i.e. when circulating in the circuit of a single pulse.

Поскольку, как указывалось выше, для равномерного распределения выходных импульсов при сократившемся периоде входных требуется уменьшать время задержки Z на величину, пропорциональную разности Т/-Т;₄₁ , требуется подать пропорциональное этой 'разности число импульсов на вычитающий вход реверсивного'счетчика 6, причем коэффициент пропорциональности должен быть тот же, что и в случае . Такой алгоритм реализуется следующим образом: с момента установления триггеров 11 и 12 в единичное состояние импульсы, поступающие на импульсный вход логического блока 10, проходят на выход элемента 19, т.е. на вычитающий вход реверсивного счетчика 6, как непосредственно, так и через линию задержки 21, т.е. парами.Since, as mentioned above, for a uniform distribution of output pulses with a shorter input period, it is necessary to reduce the delay time Z by an amount proportional to the difference T / -T; ₄₁ , it is required to apply the number of pulses proportional to this difference to the subtracting input of the reverse counter 6, and the proportionality coefficient should be the same as in the case. Such an algorithm is implemented as follows: from the moment the triggers 11 and 12 are set to a single state, the pulses arriving at the pulse input of the logic unit 10 pass to the output of element 19, i.e. to the subtracting input of the reversible counter 6, both directly and through the delay line 21, i.e. in pairs.

ΊΊ

Таким образом, поскольку время прохождения этих импульсов в два раза меньше величины Τ^-Τ_Ί-₊^ , а частота их поступления в два раза выше, количество импульсов, поступающих на вычитающий вход реверсивного счетчика 5 6, оказывается пропорциональным величине Т^-Ц^’с нужным коэффициентом пропорциональности. Новое, скорректированное, содержимое реверсивного счетчика 6 будет передано в ре- /θ гистр 9 импульсом окончания пачки (со второго выхода ключа 17, т.е. импульсом сброса блока 5 в нуль,) , и с этого -момента установится откорректированное значение времени задержки V , обеспечивающее равномерное рас-'·’ пределение выходных импульсов при новом периоде входных.Thus, since the time of passage of the pulses is less than twice the magnitude Τ ^ -Τ _Ί - ₊ ^, and the frequency of their arrival at twice the number of pulses arriving at the subtracting input of down counter, 5 6, is proportional to the value of T ^ -q ^ 'with the desired proportionality coefficient. The new, corrected, contents of the reverse counter 6 will be transferred to re- / θ histr 9 by the pulse of the end of the pack (from the second output of key 17, i.e., the reset pulse of block 5 to zero,), and from this moment the adjusted value of the delay time will be set V, providing uniform distribution of the output pulses with a new input period.

Claims

The invention relates to computing and can be used as part of test and measurement systems and automatic control systems. A counting device is known that contains a delay line, a commator, an OR element, a frequency divider, a trigger, an AND element, and a pulse counter G1. The disadvantage of this device is the impossibility of obtaining a uniform distribution of output pulses in time. Closest to the proposed device for multiplying the pulse tracking frequency, containing a key, an OR element, a pulse shaper whose output is connected to the first pulse input of a key, a pulsed output of which is connected to the input of the OR element and to the counting input of the scaling unit, the reset outputs of which are connected to the key reset output, two elements AND, a reversible pulse counter, two strobe generators, a delay line connected between the OR element and the driver, the pulse control inputs {"wiring connected to the outputs of the reversible pulse counter, the inputs of which are connected through the elements AND to the outputs of the gate generators, the input of the first of which is connected to one of the inputs of the second element AND and the return terminal of the counting unit, and the input of the second from the source of pulses and the second input of the first element IG27. The disadvantages of this device is low speed and low reliability. The aim of the invention is to increase the speed of the device while improving reliability. To this end, a pulse multiplying frequency multiplier containing a reversible pulse counter and a delay line connected between the output of the OR element and the input of the pulse generator, the output of which is connected to the pulse input of the key, the first output of which is connected to the pulse input of the key, the first output of which is connected to the counting , the second output t by tilting inputs of the scaling unit, and the control input with the output of the scaling unit, a separation unit, an additional OR element, a register, a logic unit, triggers, and key switches and a pulse generator, the output of which is connected to the pulse input of the logic unit, the outputs of which are connected to the inputs of the xeni and subtraction of the reversible pulse counter, and the clock outputs to the clock inputs of the separation unit, the first information input of which is connected to the input bus, the second information input - to the counting input of the counting unit, and the first output - to the first input of the OR element, the second output to the second input of the OR element, the pulse input of the first auxiliary key, the counting input of the first the trigger and the first input of the additional OR element, the second input of which is connected to the zero input of the counting unit, the pulse input of the second additional key and the counting input of the second trigger, and the output to the control input of the register, whose inputs are connected to the discharge outputs, reversible pulse counter, and outputs with control inputs of the delay line. The outputs of the first and second trigger are connected to the control inputs of the first and second additional keys, respectively, the outputs of the first additional key are connected to single ones, and the outputs of the second additional key are connected to the zero inputs of the third and fourth triggers, the outputs of which are connected to the potential inputs of the logic unit, containing the second element OR, the delay line and the first and second elements AND, the outputs of which, being the outputs of the logic unit, are connected respectively to the addition and subtraction inputs counter pulse counter. The pulse input of the logic unit is connected to the pulse input of the first element AND through the delay line and directly to the first and second inputs of the OR element, the output of KOtoporo is connected to the pulse input of the second element I. The potential inputs of the first and second elements AND are the potential inputs of the logic unit and connected to the zero and single inputs of the third and fourth flip-flops respectively. FIG. Figure 1 shows a structural electrical multiplier circuit for 4 pulse deduction; in FIG. 2 Structural electrical logic circuit. The pulse frequency multiplier contains the elements OR 1, 2, the shaper of 3 pulses, the generator of 4 pulses, the scaling unit 5, the reversible counter of pulses b, the block 7 of the pulse separation in time, the delay line 8, the register 9, the logical block 10, the trigger 11- 14, keys 15-17, the logical block contains elements AND 18, 19, element OR 20, delay line 21. Let the input pulses follow with period T, and, let the next period T-2. input pulses are greater than the previous, i.e. the last pulse of the packet generated by the previous input pulse is formed before the arrival of the next input pulse, and the uniform distribution of the output pulses is violated. To maintain this uniformity, it is necessary to ensure equality. r tuc r to it - 1 (here dT, d C -), i.e. increase the delay time of delay lines 2 is proportional to the difference,) If T T, i.e. The next input pulse comes before the formation of the last pulse of the output bursts generated by the previous input pulse. To evenly distribute the output pulses, the delay time of delay lines 2 should be reduced by an amount proportional to the difference. It is significant that the proportionality coefficient is equal to 1 / K, i.e. is determined by a frequency multiplication factor (its value is controlled by varying the frequency of the pulses at the corrected output of the pulse generator 4). It is this correction of the delay time that is realized in the proposed device by adding to the reversible counter the number of pulses b proportional to the value (T, -T) / K in the case and the value (T -T) / K in the case of T, T. In the initial state, block 5 is set to zero and the conversion factor is set equal to the required frequency multiplication factor. In accordance with this coefficient and the repetition period Tg of the input pulses, the state of the reversing counter 6 is set, and the register 9 coincides with it, the delay time required to evenly distribute the output pulses of the multiplier, trigger 11 is set to 1, and triggers 12-14 - y zero state (in this case, pulses are not received at the inputs of the reversing counter 6; the first output of block 7 is connected via key 15 to a single input of trigger 11, and the second output of key 17 via TERMINAL 16 is connected to zero input of this three In accordance with the value of K, the frequency of the pulses is set at the correction output of the generator 4. The first input pulse, arriving at the first information input of block 7, is transmitted by a pulse from the first trading output of the generator 4 to the first output of block 7, i.e. delays 8 (via element 1), to a single input of trigger 11 (via key 15), and also through element 2 to control the input of register 9. Trigger 11 and register 9 remain in their original state. After time T, the pulse from the output of the delay 8 is fed to the input of the spinner 3., from the output of which, through key 17, to the counting input of the block and through block 7 and element 1 again to the input of the delay line B. This pulse will circulate in this way, forming a bundle of output pulses at intervals of IX, until the number on block 5 reaches the value K-1, while at its output a single signal and another The th pulse from the output of the imaging unit 3 will now go to the second output of the key 17, i.e. returns block 5 to zero, and also sets to zero via key 16 - trigger 11. If time i; It is set correctly, the moment of formation of the K-th output pulse t, e. pulse on the second output of the key 17) coincides in time with the arrival of the next input, the pulse that sets the trigger 12 into a unit (since the trigger 13 was set to one). Thus, the states of the triggers 11 and 12 are still different, i.e. pulses to the inputs of the reversing counter b are not received. The trigger 11 is in a single state in the intervals between the arrival times of odd input pulses (first, third, etc., and the arrival times at the input of the K-th pulses device - packets, porous), corresponding to the odd odd input pulses. Otherwise, the trigger 11 is set to one by each i-th input pulse (, 3, 5 ...) and is tilted into the well with the last pulse of each packet generated by the i-th input pulse. Similarly, trigger 12, but with even input pulses. If T, T., The moment of return to zero of the trigger 11 coincides with the moment of installation in the unit of the trigger 12 and vice versa, i.e. their states are different all the time, and the pulses to the inputs of the reversible counter do not arrive. Now suppose f) + i -s- the K-th pulse of the i-th packet comes earlier than the i + 1-th input pulse. In this case, in the time interval T, - the trigger is in the zero state, which is why the impulses c, of the block 10 begin to flow to the summing input p € 5 of the counter counter. The number of these impulses is proportional to the value of q, therefore (taking into account that the frequency of the corrective impulses generator 4 is set in accordance with the implemented multiplication factor K) the delay time t changes just enough so that the equality С - -Change the delay time occurs when i + 1 st input pulse arriving through the block 7 and element 2 to the control input of register 9 will transmit to it the new, corrected in this way, content of the reversible counter 6. Thus, if the period of the input pulses is increased, then in the next period the uniformity of the output pulses will be restored (only one the interval between the last pulse of the i-th pack and the first pulse i + 1-th pack). Consider now the case when T-. The next input 1 + 1th pulse now arrives before the last pulse of the packet generated by the previous i-th pulse. As a result, from the moment the i + 1st input pulse arrives and until the last pulse of the burst, generated by the preceding i'th input pulse, the triggers 11 and 12 are in a single state. Significantly, the duration of this time interval is half the size of T i4-i — the input pulse enters delay line 8 and begins to circulate in the circuit along with the previous input pulse. The pulses on the counting input of the counting device now get twice as often, due to which their number, missing up to k, is dialed twice as fast as in the absence of the second input pulse, i.e. when circulating in the single impulse circuit. Since, as mentioned above, to evenly distribute the output pulses with a shorter input period, it is required to reduce the delay time C by an amount proportional to the difference T, it is necessary to apply the number of pulses proportional to this difference to the subtracting input of the reversible counter b, the proportionality factor should be the same as in the case of T., t. Such an algorithm is implemented as follows: from the moment the triggers 11 and 12 are set to one state, the pulses acting on the pulse input of the logic unit 10 are passed to the output of the element 19, i.e. to the subtracting input of the reversible counter 6, both directly and through delay line 21, i.e. in pairs. Thus, since the transit time of these pulses is two times less than the magnitude and the frequency of their arrival JB is twice as large, the number of pulses arriving at the subtracting input of the reversing counter 6 is proportional to the magnitude. with the desired coefficient of proportionality. The new, corrected, contents of the reversible counter 6 will be transmitted to the register 9 by the end of the packet pulse (from the second output of the key 17, i.e. the reset pulse of the block 5 to zero, and from this moment the corrected delay time will be set to ensure uniform Output pulses at a new period of input. Formula 1. Incentive pulse frequency multiplier containing a reversible pulse counter and a delay line connected between the output of the OR element and the input of the pulse former The output of which is connected to the pulse input of the key, the first output of which is connected to the counting one, the second output to the zeroing inputs of the counting unit, and the Control input to the output of the counting unit, characterized in that, in order to improve the speed of the device while improving reliability, it is entered into a block; an additional OR element is divided; a logic block register; triggers; additional keys; a pulse generator whose output is connected to a pulse input of a logic block; the outputs of which are connected to the input the addition and subtraction of the reversible counter and pulses, and the clock outputs to the clock inputs of the separation unit, the first information input of which is connected to the input bus, the second information input to the counting input of the counting unit, and the second output the output is to the second input of the OR element, the pulse input of the first additional key, the counting input of the first trigger and the first input of the additional OR element, the second input of which is connected to the converting input of the counting unit, pulse in the second additional key and the counting input of the second trigger, and the output with the control input of the register, the inputs of which are connected to the discharge outputs of the reversible pulse counter, and the outputs with the control inputs of the delay line, while the outputs of the first and second triggers are connected to the control inputs of the first and second additional keys, respectively, the outputs of the first additional key are connected to the single keys, and the outputs of the second additional key to the zero inputs of the third and fourth triggers, the output which are connected to the potential vhodaii logic block. 2. The multiplier according to claim 1, characterized in that the logical tree contains the OR element, the delay line and the first and second elements AND, whose outputs, being the outputs of the logic block, are connected respectively to the addition and subtraction inputs of the reversing pulse counter, the pulse input logical the unit is connected to the pulse input of the first element And through the delay line and directly with the first and second inputs of the OR element, the output of which is connected to the pulse input of the second element And, while the potential inputs of the first and second th AND gates are potent and logic block inputs are connected respectively to zero and single inputs of the third and fourth flip-flops. Sources of information taken into account during the examination 1. USSR Author's Certificate No. 530463, cl. H 03 K 23/00, 08/19/74.

2. USSR author's certificate No. 499673, cl. H 03 K 23/00, 08/05/74 (prototype).

GT 11

Fg / g