SU840860A1

SU840860A1 - Controllable pulse distributor

Info

Publication number: SU840860A1
Application number: SU792815360A
Authority: SU
Inventors: Алексей Григорьевич Костюковский
Priority date: 1979-09-03
Filing date: 1979-09-03
Publication date: 1981-06-23

Description

Изобретение относится к автоматике и вычислительной технике.The invention relates to automation and computer engineering.

Известен датчик тактов, содержащий N-разрядный регистр, каждый разряд которого состоит из двух триггеров, причем единичные входы первых триггеров каждо- ⁵го разряда соединены с нулевыми выходами вторых триггеров того же разряда, а единичные выходы со входами тактовой частоты устройства С13.A clock sensor is known that contains an N-bit register, each bit of which consists of two triggers, with the single inputs of the first triggers of each ^5th category being connected to the zero outputs of the second triggers of the same category, and the unit outputs with the clock inputs of the C13 device.

Недостатком такого датчика является ^,0периодический пропуск входных тактов. Причем число пропущенных тактов тем больше, чем меньшее число каналов в работе.The disadvantage of such a sensor is ^{, 0} periodic skipping input clock cycles. Moreover, the number of missed cycles is greater, the smaller the number of channels in operation.

Наиболее близким к предлагаемому по технической сущности является распределитель импульсов в котором датчик тактов содержит дополнительный триггер и элемент НЕ, что позволяет управлять чис— пом каналов распределения импульсов при * отсутствии неиспользуемых тактов.Closest to the proposed technical essence is a pulse distributor in which the clock sensor contains an additional trigger and an element NOT, which allows you to control the number of pulse distribution channels in the absence of unused clock cycles.

Однако при управлении таким распределителем импульсов возникает существен2 ный недостаток, заключающийся в том, что первый тактовый импульс, в зависимости от коэффициента пересчета, появляется на разных выходах устройства, что не позволяет применить известный рас⁵ пределитель импульсов в схемах с переменной структурой управления от микропроцессоров или ЭВМ, поскольку нарушается временная последовательность выполнения необходимых операций.However, when controlling such distributor pulses occurs suschestven2 drawback consisting in that the first clock pulse, depending on the conversion factor, appears at different output device, which does not allow to apply known races ⁵ predelitel pulses in systems with variable control of the structure of microprocessors or A computer, since the time sequence for performing the necessary operations is violated.

⁰ Цепь изобретения - расширение области применения устройства, за счет привязки первого тактового импульса к первому выходу устройства при' любом коэффициенте пересчета. ⁰ The chain of the invention is the expansion of the scope of the device, due to the binding of the first clock pulse to the first output of the device at any conversion factor.

⁵ Указанная цепь достигается тем, что каждый разряд регистра содержит элемент И-НЕ и триггер, выход которого соединен · с первым входом элемента И-НЕ йредыцущего разряда, выход триггера каждого разряда соединец со вторым входом элемента И-НЕ последующего разряда единичные выходы, <п - разрядного регистра соединены с соответствующими входами мупь3 типлексора, выход которого соединен с единичным входом триггера установки в '0* ж -разрядного регистра, единичный выход которого соединен со счетным входом триггера относительности, а нулевой выход соединен с нулевыми установочными входами mi -разрядного регистру, при этом единичный и нулевой выходы триггера относительности соединены с управляющими входами коммутатора, информационные входы которого соединены с выходами формирователя двух серий импульсов, при этом один вывод коммутатора соединен с третьими входами элементов И-НЕ всех нечетных разрядов регистра, а другой выход - с третьими входами элементов И-НЕ всех четных разрядов регистра, тактовый вход мультиплексора соединен с входом формирователя двух серий импульсов и через элемент НЕ соединен с нулевым входом триггера установки в О hi -разрядного регистра^ а нулевой вход триггера относительности соединен с младшими разрядами , кхцего входа мультиплексора. ⁵ The indicated circuit is achieved in that each register bit contains an AND-NOT element and a trigger whose output is connected to the first input of the AND-NOT element of a discharge discharge, the trigger output of each discharge is connected to the second input of the AND-NOT element of the subsequent discharge unit outputs, < n-bit register connected to the corresponding inputs of mup3 of the typlexer, the output of which is connected to a single input of the installation trigger in the '0 * x-bit register, the single output of which is connected to the counting input of the relativity trigger, and the zero output connected to the zero installation inputs of the mi-bit register, while the single and zero outputs of the relativity trigger are connected to the control inputs of the switch, the information inputs of which are connected to the outputs of the shaper of two series of pulses, while one output of the switch is connected to the third inputs of AND-NOT all odd bits of the register, and the other output with the third inputs of AND-NOT elements of all even bits of the register, the clock input of the multiplexer is connected to the input of the shaper of two series of pulses and element is coupled to the zero setting input of the trigger in G ^ hi -bit register and zero relativity trigger input coupled to the LSB, khtsego input multiplexer.

На чертеже приведена схема лителя импульсов.The drawing shows a circuit pulse generator.

Управляемый распределитель управпя25 распреде35Managed distributor

Управляемый распределитель импульч* срв содержит мультиплексор 1, выход ко—. . торого соединен с единичным входом триг- 30 гера установки в О регистра 2,, тактовый вход мультиплексора 1 через элемент ЙЕ 3 соединен с нулевым входом триггера установки в О регистра 2, единич.® ный выход триггера установки в 0 регистра 2 соединен со счетным входом триггера 4 относительности, а нулевой вход его соединен с управляющим входом младшего разряда мультиплексора 1,входы формирователя 5 двух серий импульсов 40 ' соединены с тактовым входом мультиплек. сора 1, а выходы соединены с управляю— ’ щими входами коммутатора 6, при этом один выход коммутатора 6 соединен со входами элементов И—НЕ 7-9, всех нечет-45 ных разрядов регистра 10, а другой выход - со входами схем И-НЕ 11-13 всех ,четных разрядов, кроме того, единичные выходы регистра 10 соединены соответственно со входами И-НЕ старших разрядов,50 а нулевые выходы — соответственно со входами схем И—НЕ младших разрядов, единичные выходы 14-18 регистра 10 соединены с соответствующими входами мультиплексора 1.The controllable pulse distributor * srv contains multiplexer 1, output co—. . which is connected to a single input of the trigger 30 of the installation in О register 2, the clock input of the multiplexer 1 through the ЕЕ 3 element is connected to the zero input of the installation trigger in О register 2, the single output of the trigger of the installation in 0 register 2 is connected to the counting input trigger 4 relativity, and its zero input is connected to the control input of the least significant bit of multiplexer 1, the inputs of the shaper 5 of two series of pulses 40 'are connected to the clock input of the multiplex. litter 1, and the outputs are connected to the control inputs of switch 6, while one output of switch 6 is connected to the inputs of AND – NOT 7–9 elements, all odd 45 bits of register 10, and the other output to inputs of AND circuits NOT 11-13 of all even bits, in addition, the single outputs of register 10 are connected respectively to the inputs of AND NOT high bits, 50 and the zero outputs are respectively to the inputs of the circuits AND NOT HEAD bits, the unit outputs 14-18 of register 10 are connected to corresponding inputs of multiplexer 1.

В исходном состоянии на выходе триггера установки в О регистра 2 выраба— ’ тывается О', который устанавливает реIn the initial state, at the output of the installation trigger in O, register 2 is fired— ’O’ is called, which sets

840860 4 гистр 10 в 'О'. При этом на выходах 19-23 устанавливается 'О', а на выходах 24-29 -‘1’ На выходные шины 3032 приходит управлякяцая команда в параллельном коде с весами соответственно 1-2-4. На шины'30 и 32 приходит '1* на шину 31 - О', что соответствует коэффициенту пересчета пять и соответственно пяти каналам распределения импульсов.840 860 4 bar 10 in 'O'. At the same time, 'O' is set at outputs 19-23, and a control command in parallel code with weights 1-2-4, respectively, is output at outputs 24-29 -‘1 ’. On the '30 and 32 buses,' 1 * on the 31 - O 'bus comes, which corresponds to a conversion factor of five and, accordingly, five pulse distribution channels.

С приходом тактовых импульсов (ТИ) на шину 33 триггер установки в '0' регистра 2 вырабатывает Ί, которая разрешает работу регистра 10, выполненного на триггерах 34-38. Одновременно формирователь 5 двух серий импульсов вырабатывает две серии импульсов, сдвинутых друг относительно друга на 180° ТИ1 и ТИ2, ТИ1 и ТИ2 поступают на входы коммутатора 6 импульсов управления, на другие входы поступают потенциальные сигналы с выхода триггера 4 относительности, который включен по схеме со счетным входом и перебрасывается по сигналам единичного выхода триггера установки в О регистра 2. .With the arrival of clock pulses (TI) on bus 33, the installation trigger at '0' of register 2 produces Ί, which allows the operation of register 10, executed on triggers 34-38. At the same time, the shaper 5 of two series of pulses generates two series of pulses 180 ° TI1 and TI2 shifted relative to each other, TI1 and TI2 are supplied to the inputs of the switch 6 of the control pulses, the potential signals from the output of the relativity trigger 4, which is turned on according to the counting input and is thrown by the signals of a single output of the installation trigger in O register 2..

ΊΊ

Допустим, ЧТО в ИСХОДНОМ состоянии единичном выходе триггера относитель— , а наSuppose that in the initial state the unit output of the trigger is relative - and

О'. . Тогна ности присутствует логическая 1 нулевом выходе - логический да в общую шину, объединяющую элемен ты И—НЕ 7—9 поступает серия по ТИ1. В.ABOUT'. . There is a logical one at the zero output - that is, a logical yes to the common bus uniting the elements AND — NOT 7–9 a series is received at TI1. AT.

другую шину, объединяющую элементы ИНЕ 11-13 поступает серия по ТИ2. При этом на выходе 18 элемента И—НЕ 7 по— является первый отрицательный импульс, а на выходе 19 триггера 34 появляется положительный импульс, который подготавливает элемент И—НЕ 8 к работе. Одновременно мультиплексор 1 анализирует единичный выход триггера 34 по законууп— -равняющих сигналов на шинах 30—32. С приходом импупьса по ТИ2 на выходе 25 схемы И—НЕ 11 появляется второй отрицательный импупьс, сдвинутый на 180® . по отношению к отрицательному импульсу на выходе 24, а на выходе .20 триггера 35 появляется положительный импульс, который подготавливает элемент И-НЕ 8 к работе. Одновременно мультиплексор 1 анализирует единичный выход триггера 35 по закону управляющих сигналов на шинах 30-32. Кроме того, нулевой выход триггера 35 запрещает работу элемента И-НЕ 7. Аналогично работают остальные разряды регистра, 'причем по другому импульсу ТИ1 появляется третий отрицательный импульс на выходе 26, й по другому импульсу ТИ2 появляется четвертый от— рицательный импульс на выходе 27. С приходом Третьего импульса по ТЙ1 появляется пятый отрицательный импульс на выходе 28. .another bus uniting the elements of INE 11-13 receives a series of TI2. At the same time, the first negative impulse appears at the output 18 of the AND — NOT 7 element, and the positive impulse appears at the output 19 of the trigger 34, which prepares the And — NOT 8 element for work. At the same time, multiplexer 1 analyzes the single output of trigger 34 according to the law of equalization signals on buses 30-32. When the impulse arrives at TI2, the second negative impulse shifted by 180 ° appears at the output 25 of the AND — NOT 11 circuit. in relation to the negative pulse at the output 24, and at the output .20 of the trigger 35, a positive pulse appears, which prepares the AND-NOT 8 element for operation. At the same time, multiplexer 1 analyzes the single output of trigger 35 according to the law of control signals on buses 30-32. In addition, the zero output of flip-flop 35 inhibits the operation of the AND-NOT 7 element. The remaining bits of the register work in a similar way, with a different pulse TI1 showing a third negative pulse at output 26, and a different pulse TI2 showing a fourth negative pulse at output 27. With the advent of the Third impulse at TY1, a fifth negative impulse appears at output 28..

В качестве мультиплексора выбрана стандартная микросхема 155КП1.As a multiplexer, a standard 155KP1 microcircuit is selected.

Единичный выход триггера 36 дешифрируется мультиплексором 1 и по заднему фронту ТИ перебрасывает схему установки в *0' регистра'2. Нулевой выход схемы установки в *0' регистра 2 устанавливает регистр 10 в исходное состояние, . а единичный выход триггера установки в '0' регистра'2 перебрасывают триггер относительности 4. При этом на единичном выходе триггера 4 относительности появляется логический О', а на нулевом выходе - логическая '1'. Коммутатор 6 импульсов управления перебрасывает фазы импульсов в общих шинах регистра 10. Цикл окончен, схема готова к повторному циклу.The single output of trigger 36 is decrypted by multiplexer 1 and, on the trailing edge of the TI, flips the setup circuit to * 0 'register'2. The zero output of the installation circuit in * 0 'of register 2 sets register 10 to its initial state,. and the unit output of the installation trigger in '0' of register'2 throws the trigger of relativity 4. In this case, the logical output O appears on the unit output of the trigger 4 relativity, and the logical '1' appears on the zero output. The switch 6 of the control pulses transfers phase pulses in the common buses of register 10. The cycle is over, the circuit is ready for a second cycle.

Для изменения числа каналов распределения необходимо изменить управляющую команду на шинах 30-32. При этом следует учитывать правило, что число раз I/ рядов регистра m должно быть их = 2 , где к — число разрядов управляющей команды. Коммутатор 6 импульсов управления работает в общем случае по законуTo change the number of distribution channels, it is necessary to change the control command on buses 30-32. In this case, the rule should be taken into account that the number of times I / rows of the register m should be = 2, where k is the number of bits of the control command. The switch 6 control pulses generally works according to the law

ГТИ1 Λ Q [ТИ1 A QGTI1 Λ Q [TI1 A Q

V ТИ2 Λ QV TI2 Λ Q

V ТИ2ЛЦ , где Q - единичный выход триггера 4 относительности, a Q - нулевой.V TI2LC, where Q is the unit output of trigger 4 of relativity, and Q is zero.

Применение управляемого распределителя импульсов целесообразно в блоках с переменной структурой управления от микропроцессоров или ЭВМ.The use of a controlled pulse distributor is advisable in units with a variable control structure from microprocessors or computers.

Эффективность изобретения получается за счет привязки первого тактового импульса к первому выходу устройства при любом коэффициенте пересчета. Вцелом повышенная гибкость предлагаемого устройства позволяет сократить затраты на построение блоков с переменной структурой по сравнению с известным, не менееThe effectiveness of the invention is obtained by linking the first clock pulse to the first output of the device at any conversion factor. In general, the increased flexibility of the proposed device allows to reduce the cost of building blocks with a variable structure in comparison with the known, not less

Claims

This invention relates to automation and computing. A clock sensor is known, which contains an N-bit register, each bit of which consists of two triggers, with the single inputs of the first triggers of each bit connected to the zero outputs of the second triggers of the same bit, and the single outputs with inputs of the clock frequency of the device 11. Disadvantage Such a sensor is a periodic skip of input clocks. Moreover, the number of missed clocks is greater, the smaller the number of channels Q work. Closest to the proposed technical entity is a pulse distributor in which the clock sensor contains an additional trigger and the element NOT, which allows control of the number of channels for the distribution of pulses in the absence of unused cycles. However, the control of such an distributor of impulses causes a significant disadvantage in that the first clock pulse, depending on the scaling factor, appears at different outputs of the device, which prevents the use of the well-known pulse distributor in variable structure circuits. control from microprocessors or computers, since the time sequence of performing the necessary operations is violated. The purpose of the invention is to expand the field of application of the device by binding the first clock pulse to the first output of the device at any conversion factor. This goal is achieved by the fact that each register bit contains an NAND element and a trigger, the output of which is connected to the first input of the NAND element of the Previous bit, the output of the trigger of each stage and the second input of the NAND element of the subsequent bit single outputs , (p - bit register of soyinen with corresponding inputs of 384 typepexor, the output of which is connected to a single input of the trigger of installation in O t - discharge register, a single output of which is connected to the counting input of a relativity trigger, and zero d is connected to zero setting inputs of the m-discharge register, while the single and zero outputs of the relativity trigger are connected to the control panel dimi inputs, the OHHbte information of which is connected to the outputs of the generator of two pulse series, one output of the switch is connected to the third the inputs of the NAND elements of all the odd bits of the register, and the other output with the third inputs of the elements NAND of all the even bits of the register, the clock input of the multiplexer is connected to the input of the generator of two series of pulses and Through the element NOT connected to the zero input of the trigger set in Oi –digit register and the zero input of the trigger of relativity is connected to the lower bits of the control input of the multiplexer. The drawing shows a diagram of the pulse distributor. Upgradeable {Ypul distributor. cpv contains multiplexer 1, the output of the co- the trigger input 4 is relative to its nude trigger, which is connected to the low-order control input of multiplexer 1, py switch 6, while one output of switch 6 is connected to the inputs of the AND-NE elements 7-9, all odd bits of register 10, and the other output - to the inputs of the AND-NOT circuits 11-13 of all the even bits, in addition, the unit outputs of the register u are connected respectively with the inputs of the NAND higher bits and the zero outputs, respectively, with the inputs of the circuits NAND the lower bits, the unit outputs 14-18 of the register 10 are connected to the corresponding inputs of the multiplexer 1. In the initial state at the output the trig of the g-er install in the o register 2 is generated by the o that install The net 04 04 10 in O. At the same time, on outputs 19–23, O is set, and on outputs 24–29 –it On the output buses 3032, a control command arrives in a parallel code with weights corresponding to 1-2–4. On tires 30 and 32 comes 1 on pin 31 - O., which corresponds to a conversion factor of five and, accordingly, five channels of pulse distribution. With the arrival of clock pulses (TI) on the bus 33, the trigger of the installation in O register 2 generates, which allows the operation of register 10, performed on the 34-38 triggers. At the same time, forming five 5 series of pulses produces two series of pulses shifted 180 ° TI1 and TI2, TI1 and TI2 relative to each other and are fed to the commutator-mountain of 6 control pulses, to the other inputs potential signals from the trigger 4 output, which is enabled a circuit with a counting input and is transferred by the signals of a single trigger output set in O register 2.. 1 -1 Suppose that in the initial state at the unit output of the relativity trigger there is logical 1, and at the zero output is logical O. The Tog unified element enters the TI1 series. B. The other bus connecting the elements of INE 11–13 is replaced by a series of TI2. At the same time, at output 18 of the element I-HH 7 a first negative pulse appears, and at output 19 of the trigger 34 a positive pulse appears, which prepares the element AND-HE 8 for operation. At the same time, multiplexer 1 analyzes the single OUTPUT of the trigger 34 according to the control signals on the SO-32 buses. With the arrival of the impulse by TI2, the output 25 of the AND-NE 11 circuit appears. The second negative pulse shifted by 18O du relative to the negative pulse of the output 24, and the output .20 of the trigger 35 appears positive impulse, which prepares the AND element -Not 8 to work. At the same time, multiplexer 1 unit output of trigger 35 according to the law of control signals on O-32 buses. In addition, the zero output of the trigger 35 prohibits the operation of the NAND element 7. Similarly, the remaining bits of the register work, and the third negative pulse appears at the output pulse TI1 at the output 26, and the fourth pulse output 5ft4 output appears at the other pulse TI2 output 27. With the arrival of the third pulse TJ1, there is a fifth fifth negative pulse at the output 28.. The standard chip 155KP1 is chosen as a multiplexer. A single trigger output 36 is deciphered by multiplexer 1 and, in the rear ont, TI flips the installation circuit into O register2. The zero output of the setup circuit in O register 2 sets the register 1O to the initial state, and the unit output trigger of the setup in O register2 transfers the trigger of relativity 4. At the same time, a logical output O appears at the single output of trigger 4, and at zero output - . The switch 6 of the control pulses transfers the phases of the pulses in the common buses of the register 10. The cycle is over, the circuit is ready for a repeated cycle. To change the number of distribution channels, it is necessary to change the control command on the buses. In this case, it is necessary to take into account the rule that the number of times 1 sequence of the register w must be 2, where and. - the number of bits of the control command. The switchboard 6 of control pulses operates in the & dem case according to the law of 1 L Q V TI2 la TI1 L Q V TI2La, where Q is the unit output of trigger 4 of relativity, and zero -. The use of a controlled pulse distributor is advantageous in blocks with a variable control structure from microprocessors or computers. The effectiveness of the invention is obtained by linking the first clock pulse to the first output of the device at any conversion factor. In general, the increased flexibility of the proposed design allows to reduce the cost of building blocks with variable structure in comparison with the known, not less than 1.1 (g) times. O Claims of the invention Managed distribution of impunces, containing a t - bit register, differing from that, in order to expand the application area of the device by linking the first clock pulse to the first output of the device at any conversion factor, each register bit contains an AND-NOT element and a trigger, the output of which is connected to the first input. the previous output IS-NOT, the trigger output of each discharge is connected to the second input of the IS-NOT element of the subsequent discharge, the unit outputs of the register are connected to the corresponding inputs of the multiplexer, the output of which is connected to the O and - the discharge register, the unit output of which is connected to the counting input of the relativity trigger, and the zero output connected to the zero setting inputs of wt - the discharge register, while the unit output and zero output of the trigger relate to the connection with the control inputs of the switch, the information inputs of which are connected to the outputs of the generator of two series of pulses, while one output of the switch is connected to the third inputs of the AND-NOT elements of all odd register bits, and the other output - to the third inputs of the INE elements of all even-numbered The register registers, the multiplexer clock input is connected to the input of the former of two series of pulses and is NOT connected to zero through the element. the input of the setup trigger in the O n - bit register, and the zero input of the relativity trigger is connected to the lower-order control input of the multiplexer. Sources of information taken into account during the examination 1. USSR Author's Certificate No. 456269, cl. G 06 F 1 / O4, 11.O1.73.

2. USSR author's certificate No. 61547O, cl. G 06 F 1/04, 08.23.76.