SU830589A1 - Оперативное запоминающее устройство - Google Patents
Оперативное запоминающее устройство Download PDFInfo
- Publication number
- SU830589A1 SU830589A1 SU792814122A SU2814122A SU830589A1 SU 830589 A1 SU830589 A1 SU 830589A1 SU 792814122 A SU792814122 A SU 792814122A SU 2814122 A SU2814122 A SU 2814122A SU 830589 A1 SU830589 A1 SU 830589A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- outputs
- information
- control
- inputs
- control unit
- Prior art date
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
I
Изобретение относитс к запоминающим устройствам.
Известны запоминающие устройства содержащие регистр адрес,-., дешифратор адреса, накопитель, информационные регистры, блок контрол , производ щий контроль записываемой и считываемой информации на соответствие информационных и контрольных разр дов и восстановление информации в случае сбо в адресном тракте .
Недостатком этих устройств рл етс то, что.в них разрешаетс запись и считывание информации из любой чейки.
Наиболее близким по технической сущности к изобретению вл етс запоминающее устройство с расширенными функциональными возможност ми, содержащее регистр и дешифратор адреса, накопитель, блок усилителей записи - считывании, дополнителный регистр слова, блок кон-трол , схемы НЕ, И lim 2 .
Недостатком данного устройства вл етс низкое быстродействие при осуществлении контрол считываемой и записываемой информации.
Цель изобретени - увеличение быстродействи оперативного запоминающего устройства.
Claims (2)
- Поставленна цель достигаетс тем, что в оперативное запоминающее устройство, содержащее накопитель, адресные входы которого подключены к выходам дешифратора, а его информационные входы - выходы - к входам-выходам блока усилителей,.входы адресного дешифратора подключены к выходам адресного регистра, вторые входы усилителей подключены к соответствующим выходам информационного регистра и к выхода инверторов, блок управлени , выходы которрго подключены к управл кнци.м входам адресного регистра, усилителей, инверторов и блока контрол , выход блока контрол подключен ко входу блока управлени , введены дополнительные инверторы, входы которых подключены к соответствующим выходам блока усилителей, одни входы блока контрол подключен к соответствующим выходам блока усилителей, к выходам дополнительных инверторов и ко входам информационного регистра, управл ющие входы дополнительных инверторов подключены к соответствующим выходам блока управлени . На чертеже приведена структурна схема устройства. Устройство содержит адресный регистр 1, дешифратор 2, накопитель 3 блок 4 усилителей, инверторы 5, эле менты НЕ 6, первые элементы И 7, вт рые элементы И 8, элементы ИЛИ.9, и формационный регистр 10, блок 11 ко трол , блок 12 управлени , адресные шины 13, управл ющие шины 14 и информационные шины 15 Устройство работает в следующих Запись, Запись с инверсие режимах: .«гиш-о , , Запись с пров контрольных разр дов Считьшание с и кой, Считывание, II версией контрольнь1х разр дов В режимах Запись, ЗапиСь версией контрольных разр дов и пись с проверкой адрес чейки, наход щийс на шинах 13, и записываемое слово, наход щеес на щинах 15, фиксируютс соответственно на адресном регистре I и на информацио ндм регистре 10, и производитс подключение выходов информационного регистра 10 к блоку 11 контрол , который контролирует записываемую информацию. В случае по влени на выходе блока 1I контрол сбо инфор маци в накопитель не записываетс . При отсутствии сигнала ошибки на вы ходе блока 11 контрол и работе в режиме записи информационные разр ды напр мую, а контрольные - проход с помощью управл ющих сигналов через элементы И 7 и ИЛИ 9 - поступают на блок усилителей и с его выходов записываютс в накопитель. Режим Запись с инверсией контро ных разр дов отличаетс от режима Запись тем, что их значени инвер тируютс с помощью элементов НЕ 6. этом случае в чейку записываетс 94 слов.о с инвертированными контрольными разр дами. В режиме Считывание происходит считывание информации из накопител в соответствии с адресом, хранимым в адресном регистре 1. Считанна информаци по вл етс на выходах блока усилителей. Информационные разр ды напр мую, а контрольные через элемент И 7 и через элемент ИЛИ 9 поступают на блок I1 контрол и информационный регистр 10. По вление сигнала ошибки на выходе блока 11 контрол свидетельствует о несоответствии информационных и контрольных разр дов. При отсутствии сигнала ошибки на выходе блока 11 контрол информаци записьгоаетс в информационный регистр 10 и выдаетс на шины 15. Работа в р.ежиме Считывание с инверсией контрольных разр дов отличаетс от режима Считывание тем, что на выходах элементов ИЛИ 9 по вл ютс контрольные разр ды, инвертированные элементами НЕ 6. Отсутствие сигнала ошибки на выходе блока 1 1 контрол свидетельствует о прагвильной работе устройства. При работе устройства в режиме Запись с проверкой сразу же начинаетс считывание слова по адресу, хранимому в адресном регистре 1, и контроль записываемого слова. Это возможно, так как считывание слова вл етс более инерционным процессом и моменты контрол записываемого и считываемого слова можно разнести во времени. Если на выходе блока 11 контрол сигнал ошибки не по вл етс , то осуществл етс запись слова через блок 4 усилителей в накопитель 3. Таким образом, устройство вьщает сигнал ошибки в следующих случа х: при сбое входной информации, при попытке записи данных в режиме Запись с проверкой в чейки, в которые данные при начальной загрузке были записаны в режиме Запись с инверсией контрольных разр дов, при попытке считывани данных в режиме Считывание из чеек, в которые данные при начальной загрузке были записаны в режиме. Запись с инверсией контрольных разр дов. Выигрыш в быстродействии получен за счет отсутстви такта записи считанной из накопител информации в допо нительный регистр в режимах Считывание и Считывание с инверсией контрольных разр дов и за счет сов мещени начала моментов считьшани из накопител и контрол записываемой информации в режиме Запись с проверкой. Формула изобретени Оперативное запомииающее устройство , содержащее накопитель, адресные входы которого подключены к выходам дешифратора, а его информационные входы - выходы - к входам-в ходам блок.а усилителей, входы дешифратора подключены к выходам адресного регистра, вторые входы блока усилителей подключены к соответству ющим выходам информационного регист ра и к выходам инверторов, блок управлени , выходы которого подключен к управл ющим входам адресного ре .гистра, блока усилителей, инверторов и блока контрол , выход блока контрол подключен ко входу блока управлени , отличающеес тем,, что,, с целью повьппени быстродействи устройства, в него введены дополнительные инверторы, входы которых подключены к соответствующим выходам блока усилителей, одни входы блока контрол подключены к соответствующим выходам блока усилителей , к выходам дополнительных инверторов и ко входам информационного регистра,управл ющие входы дополнительных инверторов подключены к соответствующим выходам блока управлени . Источники информации, .прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 528614, кл. G 11 С 29/00, 26.07.74.
- 2.Авторское свидетелвство СССР . по за вке № 2571643/J8-24, кл. G П С 29/00, 18.0J. 79 (прототип ) .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792814122A SU830589A1 (ru) | 1979-08-22 | 1979-08-22 | Оперативное запоминающее устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792814122A SU830589A1 (ru) | 1979-08-22 | 1979-08-22 | Оперативное запоминающее устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU830589A1 true SU830589A1 (ru) | 1981-05-15 |
Family
ID=20848186
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792814122A SU830589A1 (ru) | 1979-08-22 | 1979-08-22 | Оперативное запоминающее устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU830589A1 (ru) |
-
1979
- 1979-08-22 SU SU792814122A patent/SU830589A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6035381A (en) | Memory device including main memory storage and distinct key storage accessed using only a row address | |
JPS6130349B2 (ru) | ||
SU830589A1 (ru) | Оперативное запоминающее устройство | |
JPS6130301B2 (ru) | ||
JPH01138694A (ja) | メモリ装置 | |
JP3707919B2 (ja) | Dramを含む集積回路 | |
SU903990A1 (ru) | Запоминающее устройство с автономным контролем | |
SU1053161A1 (ru) | Устройство управлени дл доменной пам ти | |
JPS5826400A (ja) | ストアチエツク機能付き記憶素子 | |
SU907582A1 (ru) | Ассоциативное запоминающее устройство | |
JPS6031038B2 (ja) | 半導体記憶装置 | |
SU930388A1 (ru) | Запоминающее устройство с самоконтролем | |
JP3226950B2 (ja) | 半導体記憶装置 | |
SU970479A1 (ru) | Запоминающее устройство с автономным контролем | |
SU1709396A1 (ru) | Оперативное запоминающее устройство с коррекцией ошибок | |
JPS6226120B2 (ru) | ||
JP3000297B2 (ja) | メモリ | |
JPS6040120B2 (ja) | 半導体記憶装置 | |
SU957273A1 (ru) | Запоминающее устройство с коррекцией информации | |
SU1003151A1 (ru) | Запоминающее устройство с контролем информации при записи | |
SU942140A1 (ru) | Оперативное запоминающее устройство | |
SU824319A1 (ru) | Запоминающее устройство с самоконтролем | |
SU370650A1 (ru) | Оперативное запоминающее устройство с блокировкой неисправных запоминающих | |
SU489154A1 (ru) | Запоминающее устройство | |
SU881876A1 (ru) | Запоминающее устройство с обнаружением ошибок |