SU824469A1 - Устройство устранени неоднозначностифАзы СигНАлА - Google Patents

Description

Изобретение относится к электросвязи и может использоваться в системах передачи дискретной информации по. каналам с неоднозначностью фазы и сверточным кодированием.

Известно устройство устранения неодно-⁵ значности фазб1 сигнала в системе с фазовой манипуляцией й сверточным копирова- . нием, содержащее индикатор срыва фазы, блок восстановления информационных последовательностей и четыре линии эадер-: жки flj·

Однако известное устройство имеет недостаточную помехоустойчивость.

Цепь изобретения - повышение помехо-₎₅ устойчивости.

Поставленная цель достигается тем, что в устройство устранения неоднозначности фазы сигнала в системе с фазовой манипуляцией с сверточным кодированием, содержащее индикатор срыва фазы, блок' восстановления информационных последовательностей и четыре линии задержки, Введены блок распределения последовательнос2 тей канальных символов сигнала, формирователь образцов последовательностей канальных символов сигнала, датчик времени анализа, блок пороговых накопителей, решающий блок, блок сравнения и коммутатор, к информационным входам которого через первую и вторую линии задержки подключены выходы блока распределения последовательностей канальных символов сигнала, первый выход которого объединен с первым входом блока восстановления информационных последовательностей и с входом третьей линии задержки, а второй выход объединен., с входом четвертой линии задержки и вторым входом блока восстановления информационных последовательностей, выход которого через последовательно соединенные формирователь образцов последовательностей канальных символов сигнала, блок сравнения, блок пороговых накопителей и решающий блок подключен к управляющему входу коммутатора, к другим входам блока срав-« нения подключены выходы третьей и чет— вертой линии задержки, а к входу блока пороговых накопителей через датчик времени анализа подключен выход индикатора срыва фазы.

На чертеже представлена структурная электрическая схема предлагаемого устройства.

Устройство содержит блок 1 распределения последовательностей канальных символов сигнала, блок 2 восстановления информационных последовательностей, формирователь 3 образцов последовательностей канальных символов сигнала, индикатор 4 срыва фазы, линии 5, 6, 7 и 8 задержки, коммутатор 9, блок 10 сравнения, датчик 11 времени анализа, решающий блок 12 и блок 13 пороговых накопителей.

Устройство работает следующим образом.

Последовательности принимаемых канальных символов с выхода блока 1 распределения последовательностей канальных символов сигнала поступают на входы блока 2 восстановления информационных последовательностей, состоящего из инверсных схем, на выходе которого формируются возможные варианты информационных последовательностей. Сформированные информационные последовательности поступают на входы формирователя 3 образцов последовательностей канальных символов сигнала, состоящего из сверточных кодеров последовательно соединенных с преобразователями, на выходах которого формируются возможные варианты последовательностей канальных символов, одна пара из которых совпадает (при отсутствии ошибок в канале) с принятой канальной последовательностью. Сформированные образцы в блоке,10 сравнения сравниваются с принятыми канальными последовательностями, поступающими с выходов блока 1 распределения последовательностей канальных символов сигнала и задержанными в линиях 7 и 8 задержки на время обработки информации в блоке 2 восстановления информационных последовательностей и в формирователе 3 образцов последовательностей канальных символов сигнала. Результаты сравнения накапливаются в блоке 13 пороговых накопителей за тактов анализа. После окончания анализа, в накопителе, соответствующим положению фазы колебания схемы формирова. ния опорного колебания относительно фазы генератора на передаче, порог превышен не будет, а в остальных накопителях произойдет превышение порога. На основе этих данных, решающий блок 12, входы

824469 4 которого подключены к выходам блока 13, подает соответствующий сигнал на управляющий вход коммутатора 9, входы которого подключены последовательно через ₅ линии 5 и 6 задержки, в которых приня- тые последовательности задерживаются на · время анализа,· к выходам блока 1 распределения последовательностей канальных символов сигнала. С выхода коммутатора ₁₀ 9 последовательности в правильной фазе поступают на вход декодера сверточного кода (на чертеже не показан). Если превышение порогов (при сильных шумах в канале) происходит во всех накопите₁₅ лях блока 13, то решающий блок 12 не принимает нового решения, до окончания следующих N тактов анализа. Такой алгоритм работы решающего блока 12 существенно повышает помехоустойчивость ₂₀ устройства устранения неоднозначности фазы. В отсутствии перескоков фазы .анализ принимаемых последовательностей канальных символов производится с периодом в N тактов, если произойдет перескок

2₅ фазы, то с выхода индикатора 4 срыва фазы, вход которого подключен к схеме формирования опорного колебания демодулятора сигналов фазовой манипуляции (на чертеже не показан), на вход датчика 11 ₃₀ вр'ёмени анализа поступает сигнал, и отсчет времени анализа начнется с момента окончания процесса перескока.

Если в декодере сверточного кода применяется гибкое решение (квантование сигналов на выходе демодулятора), то устройство устранения неоднозначности фазы должно содержать количество линий задержки (аналогичных линиям 5 и 6 задержки), равное количеству уровней квантования, и несколько более сложный комму⁴⁰ татор 9. Само устройство продолжает работать на основнии жесткого решения.

Предлагаемое устройство по сравнению с известным за счет уменьшения времени ⁴⁵ установления синфазного режима работы устройства устранения неоднозначности обладает более высокой помехоустойчивостью.

Claims (1)

1. (54) УСТРОЙСТВО УСТРАНЕНИЯ НЕОДНОЗНАЧНОСТИ ФАЗЫ СИГНАЛА вертой линии задержки, а к входу блока пороговых накопителей через датчик времени анализа подключен выход индикатора срыва фазы. На чертеже представлена структурна  электрическа  схема предлагаемого устройства . Устройство содержит блок 1 распределени  последовательностей канальных символов сигнала, блок 2 восстановлени  информационных последовательностей, формирователь 3 образцов последовательностей канальных символов сигнала, индикатор 4 срыва фазы, линии 5, 6, 7 и 8 зацержки , коммутатор 9, блок 1О сравнени  датчик 11 времени анализа, решающий блок 12 и блок 13 пороговых накопителей Устройство работает следующим образом . Последовательности принимаемых канальных символов с выхода блока 1 распределени  последовательностей канальных символов сигнала поступают на входы бло ка 2 восстановлени  информационных последовательностей , состо5пцего из инверсных схем, на выходе которого формируютс  возможные варианты информационных последовательностей. Сформированные информационные последовательности поступают на входы формировател  3 образцов последовательностей канальных символов сигнала, состо щего из сверточных кодеров последовательно соединенных с преобразовател ми , на выходах которого формируютс  возможные варианты последователь ностей канальных символов, одна пара из которых совпадает {при .отсутствии ошибок в канале) с прин той канальной последовательностью . Сформированные образцы в блоке,1О сравнени  сравниваютс  с прин тыми канальными последовательност ми , поступающими с выходов блока 1 распределени  последовательностей канальных символов сигнала и задержанными в лини х 7 и 8 задержки на вре м  обработки информации в блоке 2 восстановлени  информационных последовател ностей и в формирователе 3 образцов последовательностей канальных символов си нала. Результаты сравнени  накапливаютс  в блоке 13 пороговых накопителей за V тактов анализа. После окончани  анали за, в накопителе, соответствующим положению фазы колебани  схемы формирова- . ни  опорного колебани  относительно фазы генератора на передаче, порог превышен не будет, а в остальных накопител х произойдет превышение порога. На основе этих данных, решающий блок 12, входы 8 694 которого подключены к выходам блока 13, подает соответствующий сигнал на управл ющий вход коммутатора 9, входы которого подключены последовательно через линии 5 и б задержки, в которых прин тые последовательности задерживаютс  на врем  анализа,- к выходам блока 1 распределени  последовательностей канальных символов сигнала. С выхода коммутатора 9 последовательности в правильной фазе поступают на вход декодера сверточного кода {на чертеже не показан). Если превышение порогов (при сильных шумах в канале) происходит во всех накопите блока 13, то решающий блок 12 не принимает нового решени , до окончани  следующих N тактов анализа. Такой алгоритм работы решающего блока 12 существенно повышает помехоустойчивость устройства устранени  неоднозначности фазы . В отсутствии перескоков фазы .анализ принимаемых последовательностей канальных символов производитс  с периодом в N тактов, если произойдет перескок фазы, то с выхода индикатора 4 срыва фазы , вход которого подключен к схеме формировани  опорного колебани  демодул тора сигналов фазовой манипул ции {на чертеже не показан), на вход датчика 11 врёмени анализа поступает сигнал, и отсчет времени анализа начнетс  с момента окончани  процесса перескока. Если в декодере сверточного кода примен етс  гибкое решение {квантование сигналов на выходе демодул тора), то устройство устранени  неоднозначности фазы должно содержать количество линий задержки {аналогичных пини м 5 и 6 задерж- ки ), равное количеству уровней квантовани , и несколько более сложный коммутатор 9. Само устройство продолжает работать на основнии жесткого решени . Предлагаемое устройство по сравнению с известным за счет уменьшени  времени установлени  синфазного режима работы устройства устранени  неоднозначности обладает более высокой помехоустойчивостью . Формула изобретени  Устройство устранени  неоднозначности фазы сигнатш в системе с фазовой Maнипул цией и сверточным кодированием, содержащее индикатор срыва фазы,, блок восстановлени  информационных последовательностей и четыре пинии, о т л и ч а -