SU1394457A1 - Устройство демодул ции двоичных сигналов - Google Patents

Abstract

Изобретение относитс  к электросв зи и может использоватьс  в системах передачи дискретной информации по каналам св зи с межсимвольной интерференцией- и аддитивным шумом. Цель изобретени  - повышение быстродействи . Устр-во содержит преобразователь 1 входного сигнала, п блоков 2 обработки, каждый из которых состоит из блоков 4 и 11 вычитани , линии 5 задержки, блока 6 оценки им пульсной реакции, формировател  (Ф) 7 опорных сигналов, вычислительных блоков 8 и 12, блока 9 частичных сумм, Ф 10 пороговых сигналов, сумматора- накопител  13, а также сумматор 16, блок 17 управлени , дискриминатор 18 уровн , регистр 20 сдвига. В уст- во введен блок 19 пам ти, а в каждый блок 2 - инвертор 14, коммутатор 15 и Ф 3 сигнала последействий. 1-ил. с Ё

Description

Изобретение относитс  к электросв зи и может использоватьс  в системах передачи дискретной информации по каналам св зи с межсимвольной интерференцией и аддитивным шумом.

Цель изобретени  - повышение быстродействи .

На Чертеже изображена структурна  электрическа  схема предлагаемого устройства.

.Устройство содержит преобразователь входного сигнала, п блоков 2 обработки, каждый из которых состоит из формировател  3 сигнала последействи , первого блока 4 вычитани , линии 5 задержки, блока 6 оценки импульсной реакции, формировател  7 опорных сигналов, второго вычислительного блока 8, блока 9 частичных сумм, формировател  10 пороговьк сигналов, BTOpoi o блока 11 вычитани  первого вычислительного блока 12, сумматора-накопител  13, инвертора 14 и коммутатора 15, а также сумматор 16, блок 17 управлени , дискриминатор 18 уровн , блок 19 пам ти и регистр 20 сдвига.

I Устройство работает следующим образом .

Сигнал с выхода канала св зи поступает на блок 1 преобразовани  входного сигнала,в котором осуществл ютс  операции дискретизации в случае дискретно-аналоговой обработки, и аналого-цифрового преобразовани  в случае 1т,ифровой обработки сигналов.

2F ,

--- выходов,

где Р - полоса частот принимаемого видеосигнала, V - скорость передачи; скобки Г Т означают большую целую часть. С выхода блока 1 на вход соответствующего блока 2 обработки сигнала поступают отсчеты сигнала Z(t), вз тые через один тактовый интервал

I « .L

V

отсчеты входного сигнала поступают на первый вход блока 4 вычитани , на второй вход которого поступают сигналы с формировател  3 сигнала последействи , в котором формируетс  сигнал от предыдущих Посылок; решение о которых прин то ранее:

Г 2F 1 .Этот блок имеет п | ---|i

В каждом блоке 2 обработкиM-f

nOCAC(V

ZI a,S(t+iT)

lr1

а, Е H,-Ij,

т.е. на выходе блока 4 присутствует

М-1„

сигнал Z (t) Z(t)-XI ajS(t+iT),

i-1

который поступает на вход линии 5 задержки , с выходов которой отсчеты сигнала поступают на блок 6 оценки импульсной реакции и на первый вход вычислительного блока 12, в котором производитс  операци  вычислени  скал рного произведени 

1. Z (t)S(t-iT)dt

0

5

D

5

0

5

0

5

на сдвинутые реализации оценки импульсной реакции S(t-iT), которые поступают на второй вход вычислительного блока 12 с выхода формировател  7 опорных сигналов. Эти же реализации поступают на вычислительный блок 8, в котором вычисл ютс  элементы треугольной матрицы fc.

g S(t-iT)S(t-jT)dt,

о которые поступают на первьй вход

блока 9 частичных сумм, в котором на первом шаге производитс  простое суммирование всех элементов матрицы, что соответствует начальной нулевой комбинации (а ( 0), т.е. производитс  отображение последовательностей , состо щих из о и 1, в последовательность , состо щую из +1 и -1, по следующему правилу: О - + 1; .

В дальнейшем из элементов g ,- на каждом шаге перебора вариантов формируют новую частичную сумму, умножают ее на два (при цифровой реализации это соответствует сдвигу на один разр д в сторону старшего разр да), инвертируют и прибавл ют к предьщуще- му значению.

На второй вход блока 9 подаютс  управл ющие сигналы от блока 17 управлени , в соответствии с которым формируютс  новые частичные суммы. С выхода формировател  10 порога сигнал а ц-G - al подаетс  на первый вход блока 11. С выхода вьпислитель- ного блока 12 значени  I;, которые  вл ютс  компонентами вектора I, считьшаютс  в процессе перебора в сумматор-накопитель 13, на управл ющий вход которого поступашт управл ющие сигналы, такие же как на блок 9 частичных сумм. Результат сумми- М-1

ровани  а-1 51 а- Z (t)S(t-iT)dt

1 I -

1 0

подаетс  на инвертор 14 и на первый вход коммутатора 15, на второй вход которого подаетс  инверсное значение

Зк IС выхода коммутатора 15 сигнал поступает на второй вход блока 11, на выходе которого формируетс  разность

ёк 1 § .-G

-Л

На управл ющий вход коммутатора 15 с блока 17 управлени  поступает тактова  частота. При одной пол рнос . ти импульсов на выход коммутатора 15 проходит пр мое значение а 1, а

при другой пол рности - инверсное значение. Сигнал разности с выхода блока 11 поступает на сумматор 16, на другие входы которого поступают аналогичные сигналы разности с других блоков 2 обработки. Результат суммировани  подаетс  на дискриминатор 18 уровн , в котором производитс  сравнение с ранее вычисленным значением . Если новое значение меньше предьщу1т его, то это число запоминаетс  в дискриминаторе 18 уровн , а на его выходе по вл етс  управл ющий сигнал, разрешающий запись в блок 19 пам ти кодовой комбинации, при которой получено данное меньшее значение . Дл  определени  значени  комбинации а ц (пр мого или инверсного на второй управл ющий вход  чейки блока 19 пам ти подаетс  тактова  частота с блока 17 управлени .

По окончании перебора значение старшего разр да а кодовой комбинации а ц перелисьюаетс  в регистр 20 сдвига и подаетс  на выход получател информации.

Claims (1)

1. Формула изобретени 

   Устройство Демодул ции двоичных сигналов, содержащее преобразователь входного сигнала, сумматор, выходы которого соединены с входами дискриминатора уровн , блок управлени , регистр сдвига и п каналов обработки , каждый из которых содержит пер0

   5

   0

   вый блок вычитани , линию задержки, выходы которой соединены с первыми входами блока оценки импульсной реакции и первыми входами первого вы- числительного блока, выходы блока оценки импульсной реакции соединены с входами формировател  опорных сигналов , первые выходы которого соеди нены с первыми входами второго вычислительного блока, а вторые выходы - с вторыми входами первого и второго вычислительных блоков, выходы которых соединены соответственно с перйыми входами сумматора-накопител  и блока частичных сумм, выходы которого через формирователь пороговых сигналов соединены с первыми входами второго блока вычитани , выход преобразовател  входного сигнала соединен с первыми входами блоков обработки , выходы регистра сдвига соединены с его вторыми входами, которыми  вл ютс  вторые входы блока оценки им5 пульсной реакции, первые выходы блока управлени  соединены с третьими вхо- дами блоков обработки, которыми  вл ютс  вторые входы сумматора-накопител  и блока частичных сумм, выходы второго блока вычитани   вл ютс  выходами блоков обработки и соединены с входами сумматора, отличающеес  тем, что, с целью повыше ни  быстродействи , введены блок пам ти, а в каждый блок обработки - инвертор, коммутатор и формирователь сигнала последействи , причем первые входы первого блока вычитани   вл ютс  первыми входами блоков обработки,

   д выходы блока оценку .импульсной реакции соединены с первыми входами формировател  сигнала последействи , вторые входы которого объединены с вторыми входами блока оценки ийпульсс ной реакции, а выходы соединены с вторыми входами первого блока вычитани , выходы которого подключены к входам линии задержки, вторые входы блока частичных сумм соединены с вторыми входами сзгмматора-накопител , выходы которого непосредственно и через инвертор соединены с соответствующими входами коммутатора, выходы которого соединены с вторыми входами второго блока вычитани , вторые выходы блока управлени  соединены с первыми входами блока пам ти, вторые входы которого соединены с выходами дискриминатора уровн , тактовый выход бло0

   Б

   0

   5

   513944576

   ка управлени  соединен с соответст- ки, которьми  вл ютс  управл ющие, вующим входом блока пам ти, а также входы коммутатора,при этом выход блока с четвертыми входами блоков обработ- пам ти  вл етс  выходом устройства .