SU817891A1 - Устройство дл делени частоты пов-ТОРЕНи иМпульСОВ - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧАСТОТЫ ПОВТОРЕНИЯ ИМПУЛЬСОВ

1

Изобретение относитс  к импульсной технике и может быть использовано в цифровых синтезаторах частоты.

Известен делитель частоты, содержащий соединенные последовательно основной и дополнительные делители частоты с переменным коэффициентом делени , выходы которых подключены ко входам суммирующего блока, разр дные коммутаторы, причем выходы суммирующего блока через разр дные коммутаторы подключены к входам основного делител  частоты 1.

Недостатком известного делител   вл етс  неравномерность распределени  импульсов во временном интервале, что приводит к возникновению паразитных спектральных составл ющих в сигнале и это в свою очередь ограничивает применение подобных делителей в синтезаторах частот.

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  делени  частоты повторени  импульсов на коэффициенты делени , представленные неправильной двоичной дробью с точностью до заданного двоичногознака после зап той, содержащее делитель частоты, схему запрета и цифровой интегратор, состо щий из

регистра подынтегральной функции и сумматора , параллельные входы ввода кода которого соединены с параллельными выходами выдачи кода регистра подынтегральной функции, причем выход делител  частоты соединен со входом приращени  независимой переменной цифрового интегратора , выход которого соединен со входом запрещени  схемы запрета, управл емый вход которой соединен со входом устройства, а выход - с входом делител  частоты 2.

Недостатком известного устройства  вл етс  неравномерность распределени  выходных импульсов во временном интервале. Причем неравномерность расстановки выходных импульсов составл ет период входной частоты. А уровень паразитных спектральных составл ющих грубо определ етс  отнощением между периодами входной и выходной частоты.

Цель изобретени  - повышение равномерности следовани  выходных импульсов при той же разр дности делител  частоты и цифрового интегратора.

Эта цель достигаетс  тем, что в устройство дл  делени  частоты повторени  импульсов , содержащее цифровой интегратор.

состо щий из регистра подынтегральной функции и сумматора, информационные входы которого соединены с информационными выходами регистра подынтегральной функции,и делитель частоты, выход которого подключен ко входу приращени  независи-. мой переменной цифрового интегратора, введены два соединенных последовательно и включенных между входом устройства и входом делител  частоты блока сдвига и два триггера, выход каждого из которых соединен с разрещающим входом одного из блоков сдвига, причем счетный вход первого триггера соединен с выходом делител  частоты и вь1ходной щиной устройства, вход установки в нуль - с выходом старщего разр да регистра подынтегральной функции, а счетный вход второго триггера подключен к выходу сумматора цифрового интегратора. На чертеже приведена структурна  электрическа  схема предлагаемого устройства дл  делени  частоты повторени  импульсов. Устройство содержит соединенные последовательно два блока 1 и 2 сдвига, делитель 3 частоты, цифровой интегратор 4, состо щий из сумматора 5 и регистра 6 подынтегральной функции. Причем выходна  щина подключена к выходу делител  3 частоты .и ко входу сумматора 5 цифрового интегратора 4, к которой подключен также счетный вход первого триггера 7, вход установки в нуль которого подключен к старщему разр ду регистра 6 подынтегральной функции. Причем выходна  шина подключена к выходу делител  3 частоты и ко входу сумматора 5 цифрового интегратора 4, к которой подключен также счетный вход первого триггера 7, вход установки в нуль которого подключен к старшему разр ду регистра 6 подынтегральной функции цифрового интегратора 4. Счетный вход второго триггера 8 соединен с выходом сумматора 5 цифрового интегратора 4. Выходы каждого из триггеров 7 и 8 подсоединены к разрешающим входам одного из блоков 1 и 2 сдвига.

Устройство работает следующим образом, В регистр 6 подынтегральной функции цифрового интегратора 4 вводитс  код, соответствующий дробной части коэффициента делени , а коэффициент делени  делител  3 частоты устанавливают равным целой части коэффициента делени . Работа устройства разбиваетс  на два режима: первый, когда дробна  часть коэффициента делени  меньше 6,5, и второй - больше или равна 0,5. При работе в первом режиме блок 1 сдвига работает в качестве повторител  входной последовательности. Управление этим блоком осуществл етс  через триггер 7 от старщего разр да регистра 6 подынтегральной функции. Если дробна  часть коэффициента делени  меньще 0,5, -в старщем разр де регистра подынтегральной функции записан логический «О, который, поступа 

на вход обнулени  триггера 7, запрещает его работу в счетном режиме.

Импульсна  последовательность, подлежаща  делению, подаетс  через блок 1 сдвига и блок 2 сдвига, который в исходном

состо нии работает так же, как повторитель. Каждый импульс, поступающий с выхода делител  3 частоты на вход прирац1ени  независимой переменной цифрового интегратора 4, управл ет суммированием содержимого регистра 6 подынтегральной функции с остатком от предыдущего суммировани , наход щегос  в сумматоре 5.

Импульс приращени  интеграла, поступа  на триггер 8, измен ет eiro состо ние, что в свою очередь вызывает сдвиг входной

последовательности на 180°.

Тем самым достигаетс  деление на число N + 4-. Таким образом, деление происходит на N и N + , т. е. выходные импульсы расставлены равномерно.

В втором режиме (когда дробна  часть

коэффициента делени  больше 0,5) в старшем разр де регистра 6 - логическа  «1, котора  разрешает переключение триггера 7. Сдвиг в блоке 1 происходит по каждому выходному импульсу делител  3. Блок 2

5 сдвига работает как и в первом режиме. Таким образом, в этом режиме деление происходит на N + - и N + 1, т. е. неравномерность следовани  выходных импульсов составл ет 0,5 периода входной частоты, и, следовательно,- уровень модул ции выходного сигнала уменьшаетс  вдвое.

Технический эффект от использов,ани  предлагаемого устройства заключаетс  в повыщении равномерности следовани  выходных импульсов, что, в свою очередь, приводит к уменьшению вдвое уровн  побочных спектральных составл ющих выходного сигнала .

При использовании такого делител  в качестве формировател  гетеродинной частоты приемника увеличиваетс  его помехоустойчивость .

Claims (2)

1.Авторское свидетельство СССР № 489226, кл. Н 03 К 23/00, 1973.

2.Авторское свидетельство СССР № 372700, кл. Н 03 К 23/00, 1970.