Изобретение относитс к вычислительной технике и может быть использовано в быстродействующих процессорах и специализированных вычислительных устройствах. Известно матричное вычислительное устройство дл извлечени квадратного корн 1. Данное матричное вычислительное устройство требует дл своей реализации больших аппаратурных затрат и имеет неидентичные св зи, что затрудн ет его реализацию на больших интегральных схемах. Наиболее близким по технической суш,ности к предлагаемому устройству вл етс матричное вычислительное устройство (МВУ) дл извлечени квадратного . Кажда вычислительна чейка включает сумматор по модулю два и сумматор и имеет четыре входа и четыре выхода 2. Недостатком устройства вл ютс большие аппаратурные затраты при его реализации . Цель изобретени - сокращение аппаратурных затрат при реализации матричного вычислительного устройства. Поставленна цель достигаетс тем, что матричное вычислительное устройство, содержащее матрицу вычислительных чеек, причем кажда вычислительна чейка содержит сумматор, при этом первый вход вычислительной чейки i-ой строки j-ro столбца соединен с первым выходом вычислительной чейки i-ой строки (j-1)-го столбца, первый вход предпоследней вычислительной чейки каждой строки соединен с первым входом устройства, первый вход вычислительной чейки i-ой строки первого столбца соединен со вторым выходом вычислительной чейки (i-1)-ой строки первого столбца, второй вход вычислительной чейки i-ой строки j-ro столбца соединен с третьим выходом вычислительной чейки (i-1) строки (j + l)-ro столбца, вторые Входы вычислительных чеек второй строки первого и второго столбцов соединены с третьим выходами вычислительных чеек первой строки первого и второго столбцов соответственно , вторые входы двух последних вычислительных чеек каждой строки соединены со вторыми входами устройства, третий вход вычислительной чейки i-ой строки i-ro столбца соединен со вторым выходом вычислительной чейки i-ой строки (j + l)-ro столбца, третий вход последней вычислительной чейки каждой строки соединен с первым выходом последней вычислительной чейки, четвертый выход вычислительной чейки i-ой строки j-ro столбца соединен с четвертым входом вычислительной чейки ()-ой строки j-ro столбца, четвертые выходы последних двух вычислительных чеек i-ой строки соединены с четвертыми входами последних двух вычислительных чеек (i+l)-oй строки соответственно, четвертые входы вычислительных чеек первой строки соединены с третьими входами устройства, кажда вычислительна чейка дополнительно содержит элемент И, причем в каждой вычислительной чейке первый вход элемента И соединен с первым входом и с первым выходом вычислительной чейки, второй вход элемента И соединен со вторым входом вычислительной чейки, первый вход сумматора соединен с третьим входом вычислительной чейки, четвертый вход вычислительной чейки соединен со вторым входом сумматора, первый выход которого соединен со вторым, а второй выход - с третьим выходами вычислительной чейки соответственно, четвертый выход вычислительной чейки соединен со вторым входом сумматора, третий вход которого соединен с выходом элемента И, третий вход которого соединен с п тым входом вычислительной чейки, причем п тый вход вычислительной чейки i-ой строки j-ro столбца соединен со вторым входом вычислительной чейки (i-l)-o.й строки (j + l)-ro столбца , п тые входы вычислительных чеек второй строки первого и второго столбцов соединены со вторыми выходами вычислительных чеек первой строки первого и второго столбцов соответственно, п тые входы последних двух вычислительных чеек каждой строки соединены со вторыми входами устройства. На фиг. 1 изображена структурна схема матричного вычислительного устройства; на фиг. 2 - структурна схема вычислительной чейки. Матричное вычислительное устройство содержит вычислительные чейки 1, первые, вторые и третьи входы 2-4 устройства, выходы 5 устройства. Вычислительна чейка (ВЯ) содержит сумматор 5, элемент И б, входы 7-11, выходы 12-15. Рассмотрим алгоритм извлечени квадратного корн , который используетс в предлагаемом МВУ. В отличии от известного предлагаемое МВУ работает по восстанавливающему алгоритму извлечени квадратного корн . Пусть подкоренное выражение X представлено в данной системе счислени в пр мом коде и нормализовано, т. е. 1. Пусть требуетс найти квадратный корень из числа X, где X 0,010011001100... 1-ый шаг: предположим, что перва цифра результата равна единице. Провери.м это предположение. Это осуществл етс вычитанием из первых двух цифр подкоренного выражени числа «01. Вычитание осуществл етс сложением в дополнительном коде. Поэтому перенос в знаковый разр д означает положительность остатка. Отсутствие переноса означает отрицательность остатка. 01. В данном случае есть перенос в знаковый разр д, что означает положитель001 ность остатка. Следовательно, перва цифра результата равна «1. 2-ой щаг: в зависимости от знака остатка из первого щага беретс либо уменьшаемое, либо остаток. Если остаток положительный , то бере.м сам остаток, иначе беретс уменьшаемое. К этому числу добавл ютс еще цифры из подкоренного выражени . Это и есть уменьшаемое второго шага. Предположим, что втора цифра результата равна единице. Проверка этого предположени осуществл етс вычитанием из уменьшаемого числа ОС101, где С1 - перва цифра результата. QQQQ Переноса нет. Остаток отрицаiQii тельный. Следовательно, втоQ-rrrr- ра цифра результата равна нулю . 3-й шаг; отбрасываем первую цифру остатка и повтор ем действи второго шага. Из вычитаемого вычитаем число ОС1С201, где С2 втора цифра результата. 00011 Переноса нет. Остаток отрица . тельный. Треть цифра резуль011010 тата равна «О и так далее. МВУ работает следующим образом. Разр ды подкоренного выражени поступают на матрицу. Первые два разр да поступают на вторые и п тые входы ВЯ первой строки, следующие два разр да поступают на вторые и п тые входы последних двух ВЯ второй строки, треть пара разр дов поступает на вторые и п тые входы последних двух ВЯ третьей строки и т. д. Действи в первой строке соответствуют действи м на первом шаге, а действи во второй строке соответствуют действи м на втором шаге и так далее. В зависимости от результата из (i-1)-ой строки, который поступает на первые выходы элементов И ВЯ i-ой строки, в качестве уменьшаемого i-ой строки выбираетс остаток (i-1)-ой строки, поступающий на вторые входы элементов И ВЯг-ой строки или уменьшаемое (i-1)-ой строки, поступающее на третьи входы элементов ИВЯ i-ой строки. При единогласном значении первого входа элемента И он пропускает значение второго входа, а при нулевом значении первого входа - значение третьего входа. Вычитаемое подаетс на четвертые входы ВЯ в дополнительном коде. Определим аппаратурные затраты, необходимые при построении предлагаемого МВУ Предлагаемое МВУ и известное устройство т-ребуют дл своей реализации одинаковое количество ВЯ, а именно 1/2(иЧ5п -2). Дл конкретности оценим затраты оборудовани , использу серию элементов 133. Реализаци сумматора по модулю два в известном устройстве и элемента И в предлагаемом МВУ требует по три логических элемента из этой серии. Реализаци сумматора, имеющего только пр мые выходы и переноса , требует 10 логических элементов из этой- серии и требует пр мые и инверсные шины всех входов. Входы сумматора в известном устройстве вл ютс переносами с соседней чейки справа, выход сумматора по модулю два и выход суммы одной чейки верхнего р да. Поэтому дл сумматора по модулю два и выходов суммы и переноса двойных сумматоров требуетс по инвертору , в то врем как дл предлагаемого МВУ требуетс инвертировать только выход элемента И и выход переноса двойного сумматора , так как выход сумматора не поступает ни на какой сумматор. Эффективность изобретени заключаетс в выигрыше по оборудованию составл ющего 1/2 (п +5п-2) инверторов, где 2п - разр дность подкоренного выражени , что составл ет приблизительно 6% от общего числа оборудовани . Формула изобретени Матричное вычислительное устройство, содержащее матрицу вычислительных чеек , причем кажда вычислительна чейка содержит сумматор, при этом первый вход вычислительной чейки i-ой строки J-ro столбца матрицы соединен с первым выходом вычислительной чейки 1-ой строки (J-1)-го столбца, первый вход пред-последней вычислительной чейки каждой строки соединен с первым входом устройства, первый вход вычислительной чейки i-ой строки первого столбца соединен со вторым выходом вычислительной чейки (i-1)-ой строки первого столбца,второй вход вычислительной чейки i-ой строки j-ro столбца соединен с третьим выходом вычислительной чейки (i-1) -ой строки (j Ч-1) -го столбца , вторые входы вычислительных чеек второй строки первого и второго столбцов соединены с третьими выходами вычислительных чеек первой строки первого и второго столбцов соответственно, вторые входы двух последних вычислительных чеек каждой строки соединены со вторыми входами устройства , третий вход вычислительной чейки i-ой строки j-ro столбца соединен со вторым выходом вычислительной чейки i-ой строки (J + 1)-го столбца, третий вход последней вычислительной чейки каждой строки соединен с первым выходом последней вычислительной чейки, четвертый выход вычислительнрй чейки i-ой строки j-ro столбца соединен с четвертым входом вычислительной чейки ()-oй строки j-ro столбца, четвертые выходы последних двух вычислительных чеек i-ой строки соединены с четвертыми входами последних двух вычислительных чеек (itI)-oй строки соответственно , четвертые входы вычислительных чеек первой строки соединены с третьими входами устройства, отличающеес тем, что, с целью сокращени аппаратурных затрат , кажда вычислительна чейка дополнительно содержит элемент И, причем в каждой вычислительной чейке первый вход элемента И соединен с первым входом и с первым выходом вычислительной чейки, второй вход элемента И соединен со вторым входом вычислительной чейки, первый вход сумматора соединен с третьим входом вычислительной чейки, четвертый вход вычислительной чейки соединен со вторым входом сумматора, первый выход которого соединен со вторым, а второй выход - с третьим выходами вычислительной чейки соответственно , четвертый выход вычислительной чейки соединен со вторым входом сумматора , третий вход которого соединен с выходом элемента И, третий вход которого соединен с п тым входом вычислительной чейки, причем п тый вход вычислительной чейки i-ой строки j-ro столбца соединен со вторым входом вычислительной чейки (i-1)-ой строки (j + l)-ro столбца, п тые входы вычислительных чеек второй строки первого и второго столбцов соединены со вторыми входами вычислительных чеек первой строки первого и второго столбцов соответственно, п тые входы последних двух вычислительных чеек каждой строки соединены со вторыми входами устройства. Источники информации, прин тые во внимание при экспертизе 1.Devries R. С., Chao М. Н. Fully iterative array for extracting square roots. «Electronics letters, 1970, vol. 6, № 8.