SU786011A1

SU786011A1 - Frequency divider

Info

Publication number: SU786011A1
Application number: SU782700394A
Authority: SU
Inventors: Павел Аркадьевич Ефимов; Дмитрий Владимирович Молчанов
Original assignee: Предприятие П/Я В-8185
Priority date: 1978-12-22
Filing date: 1978-12-22
Publication date: 1980-12-07

Description

(54) ДЕЛИТЕЛЬ ЧАСТОТЫ(54) FREQUENCY DIVER

1one

Изобретение относитс к импульсной и вычислительной технике и может быть использовано в радиотехнике, в устройствах формировани сетки гетеродинных частот дл делени частоты на 5 со скважностью выходного сигнала, равного 2 (меандр).The invention relates to a pulsed and computing technique and can be used in radio engineering, in devices of forming a heterodyne frequency grid for dividing a frequency by 5 with a duty cycle of the output signal equal to 2 (square wave).

Известны делители частоты следовани импульсов с коэффициентом делени 5.Pulse-frequency dividers with a division factor of 5 are known.

Известен делитель частоты на 5, содержащий коммутационные триггеры, логические элементы И-НЕ, элементы пам ти, вспомогательные элементы И-НЕ, дополнительный элемент пам ти 1.The frequency divider by 5 is known, which contains switching triggers, AND-NOT logic elements, memory elements, AND-NOT auxiliary elements, additional memory element 1.

В этом делителе используютс специальные триггерыс промежуточными выходами, что не позвол ет использовать стандартные схемы триггеров в интегральном исполнении. Кроме того, он сложен, так как содержит 15 логических элем-ентов И-НЕ,, и не позвол ет получить скважность выходного сигнала , равную 2.In this divider, special triggers with intermediate outputs are used, which prevents the use of standard triggers in the integrated design. In addition, it is complex, as it contains 15 logical elements, AND IS NOT, and does not allow to obtain a duty cycle of the output signal equal to 2.

Известен также управл емый делитель частоты с заданным коэффициентом делени , содержащий счетчик импульсов, логические элементы И и, кроме того, вентили распознавани и разделительные диоды, причемAlso known is a controlled frequency divider with a predetermined division factor, which contains a pulse counter, logic gates, and, moreover, recognition gates and isolation diodes, with

вход вентил распознавани соединен через разделительный диод с инверсным выходом триггера каждого разр да счетчика и через другой разделительный диод с щиной кода 2.the recognition valve input is connected via an isolating diode with an inverse trigger output of each counter bit and through another isolating diode with code length 2.

Его недостаток - ограниченные функциональные возможности.Its disadvantage is limited functionality.

Целью изобретени вл етс расширение функциональных возможностей делител частоты за счет получени скважности, равной 2.The aim of the invention is to enhance the functionality of the frequency divider by obtaining a duty cycle of 2.

10ten

С этой целью в делитель частоты, содержащий двоичный счетчик и элементы И, первый вход первого из которых соединен с выходом первого разр да двоичного счетчика , второй вход - с выходом третьего разр да двоичного счетчика, а выход - с первым входом второго элемента И, второй вход которого подключен к входной шине, а выход - к щине обнулени двоичного счетчика , введены триггер, элемент НЕ и трехвходовой элемент И, первый вход которого подключен к выходу второго разр да двоичного счетчика, второй вход - к входной шине , третий вход через элемент НЕ - к выходу первого разр да двоичного счетчика.For this purpose, a frequency divider containing a binary counter and elements, the first input of the first of which is connected to the output of the first bit of a binary counter, the second input - with the output of the third bit of a binary counter, and the output - with the first input of the second element And, the second the input of which is connected to the input bus, and the output to the zero counter of the binary counter, the trigger, the NOT element and the three-input element I are entered, the first input of which is connected to the output of the second digit of the binary counter, the second input to the input bus, the third input through the element NOT t - to the output of the first binary counter discharge.

а выход - к счетному входу триггера, установочный вход которого соединен с шиной обнулени двоичного счетчика.and the output is to the trigger input of the trigger, the setup input of which is connected to the zero meter bus of the binary counter.

На чертеже представлена структурна электрическа схема делител частоты.The drawing shows a structural electrical frequency divider circuit.

Устройство содержит двоичный счетчик 1, элементы И 2 и 3, элемент НЕ 4, трехвходовый элемент И 5 и триггер 6 Т-типаThe device contains a binary counter 1, the elements And 2 and 3, the element NOT 4, three-input element And 5 and the trigger 6 T-type

Один вход элемента И 2 соединен с выходом первого разр да с счетчика, другой вход этого элемента соединен с выходом третьего разр да счетчика, выход элемента И 2 подсоединен к входу элемента И 3, другой вход элемента И 3 соединен с входной шиной, котора подсоединена также к входу счетчика 1, выход элемента И 3 подсоединен к шине обнулени счетчика и входу установки в «О триггера 6. Вход элемента НЕ 4 подсоединен к выходу первого разр да счетчика 1, а выход его соединен с одним из входов трехвходового элемента И 5, ко второму входу которого подсоединен выход второго разр да счетчика 1, а к третьему входу - входна шина, выход элемента И 5 соединен со счетным входом триггера 6. Выход триггера 6 подсоединен к выходной шине. На вход счетчика 1 поступает импульсна последовательность, имеюша частоту повторени f и скважность, равную 2 (меандр).One input of element AND 2 is connected to the output of the first discharge from the counter, another input of this element is connected to the output of the third discharge of the counter, the output of element AND 2 is connected to the input of element AND 3, the other input of element And 3 is connected to the input bus, which is also connected To the input of the counter 1, the output of the element And 3 is connected to the zero-out bus of the counter and to the installation input in "About trigger 6. The input of the element NOT 4 is connected to the output of the first discharge of counter 1, and its output is connected to one of the inputs of the three-input element 5, whose second entrance is under oedinen output of the second discharge counter 1, and to the third input - the input bus and the output member 5 is connected to the counting input of a trigger flip-flop 6. The output 6 is connected to the output bus. The input of the counter 1 receives a pulse sequence, having a repetition frequency f and a duty cycle of 2 (square wave).

Рассмотрим работу устройства в момент ti, когда счетчик 1 обнулен (находитс в состо нии 0), т. е. напр жени на выходе его разр дов соответствуют уровн м логического «О. Счетчик 1 и счетный триггер б измен ют свое состо ние в момент окончани импульсов на их входах.Consider the operation of the device at the time ti, when the counter 1 is zero (is in the state 0), i.e. the voltage at the output of its bits corresponds to the levels of the logical "O. Counter 1 and counting trigger b change their state at the moment of the end of the pulses at their inputs.

После окончани первого входного импульса счетчик I перейдет из состо ни «О в состо ние «1, т. е. напр жение на выходах второго и третьего разр дов счетчика соответствует уровн м логического «О, на выходе первого разр да будет уровень логической «. После окончани второго импульса счетчик 1 перейдет в состо ние «2 и т. д., последовательно принима состо ние «3, «4 и «5. При состо нии «5 счетчика на выходе элемента И 2 по витс сигнал логической «, разрешающий прохождение следующего (шестого) входного , импульса на выход элемента И 3 и далее на шину обнулени счетчика 1 и триггера 6. В момент по влени шестого входного импульса счетчик 1 и триггер 6 обнул ютс , т. е. принимают состо ние «О, па выходе элемента И 3 сигнал логической «1 снимаетс . После окончани шестого импульсаAfter the end of the first input pulse, the counter I switches from the state "O to state" 1, i.e. the voltage at the outputs of the second and third bits of the counter corresponds to the logic levels O, the output of the first discharge will be the logic level. After the end of the second pulse, the counter 1 will go to the state "2, and so on, successively accept the state" 3, "4 and" 5. In the state of "5 counter at the output of the element 2, the signal is logical" allowing the passage of the next (sixth) input pulse to the output of the element 3 and further to the zero line of counter 1 and trigger 6. At the moment of the sixth input pulse, the counter 1 and the trigger 6 are zeroed, i.e., the state is "O, PA and the output of the AND 3 element is a logical signal" 1 is removed. After the end of the sixth pulse

счетчик 1 перейдет в состо ние «1, и цикл работы счетчика 1 повтор етс .counter 1 goes to state "1, and the cycle of operation of counter 1 is repeated.

Импульсна последовательность, формируема на выходе элемента И 2, имеет частоту следовани , в 5 раз меньшую частоты входной импульсной последовательности , т. е. происходит деление частоты входных импульсов на 5 и, следовательно, частота импульсов обнулени счетчика 1 и триг гера 6 в 5 раз меньше частоты входных импульсов .The pulse sequence formed at the output of the AND 2 element has a following frequency that is 5 times lower than the frequency of the input pulse sequence, i.e., the frequency of the input pulses is divided by 5 and, therefore, the zero-pulse frequency of counter 1 and trigger 6 is 5 times less than the frequency of the input pulses.

На выходе элемента И 5 формируетс импульсна последовательность с частотой следовани , равной частоте следовани импульсов обнулени , причем момент окончани импульсов данной последовательности сдвинут относительно импульсов обнулени на половину периода. С выхода элемента И 5 импульсна последовательность пост упает на счетный вход триггера бив момент окончани импульсов переводит триггер 6 в состо ние логической «1. С приходом импульс .а обнулени триггер 6 переходит в состо ние логического «О. Таким образом, на выходе триггера 6 получаетс импульсна последовательность , имеюша частоту, в 5 ра.ч меньшую частоты входных импульсов, и скважность, равную 2 (меапдр).At the output of element 5, a pulse sequence is formed with a follow-up frequency equal to the follow-up frequency of the zeroing pulses, with the moment of the end of the pulses of this sequence shifted relative to the zero-impulses by half the period. From the output of the element And 5 the pulse sequence post falls on the counting input of the trigger b, the moment of the end of the pulses translates the trigger 6 into the logical state "1. With the arrival of the impulse. A zeroing trigger 6 enters the state of logical "O. Thus, at the output of the trigger 6, a pulse sequence is obtained, having a frequency that is 5 times less than the frequency of the input pulses, and a duty cycle of 2 (meadd).

Claims

1. USSR Author's Certificate g No. 482899, cl. H 03 K 23/02, 1973.

2. USSR author's certificate number 399069. class. H 03 K 23/24, 1973.

F input

Exit 4