SU785943A1

SU785943A1 - Синтезатор частот

Info

Publication number: SU785943A1
Application number: SU792714182A
Authority: SU
Inventors: Иван Петрович Усачев; Борис Исаакович Шлянкевич; Николай Михайлович Корецкий; Андрей Евгеньевич Богданов
Original assignee: Воронежское Конструкторское Бюро Радиосвязи
Priority date: 1979-01-10
Filing date: 1979-01-10
Publication date: 1980-12-07

Description

' Изобретение относится к радиотех-. нике и может использоваться в приемопередающих и контрольно-измерительных устройствах.

Известен синтезатор частот, содер- 5 жащий последовательно соединенные опорный генератор, делитель частоты с фиксированным коэффициентом деления, фазовый детектор, фильтр нижних частот (ФНЧ) , управляемый генератор и делитель частоты с переменным коэффициентом деления, сигнальный выход которого подключен к другому входу фазового детектора, а между другим выходом делителя частоты с фиксирован- 15 ным коэффициентом деления и другим входом управляемого генератора включены последовательно соединенные цифровой компаратор частоты, счетчик и Цифроаналоговый преобразователь (ЦАП)^20 при этом поразрядные управляющие входы делителя частоты, с переменным коэффициентом деления соединены с соответствующими поразрядными выходами блока управления (1J . 25

Однако известный синтезатор частот обладает невысоким быстродействием.

Цель изобретеия - повышение быст.родействия. 30

Для этого в известном синтезаторе частот мевду поразрядными выходами блока управления и другим входом цифрового компаратора частоты введены последовательно соединенные блок управления цифровым умножителем, частоты и цифровой умножитель частоты, первый и -второй сигнальные входы которого соединены соответственно с сигнальным и кодовым выходами делителя частоты с переменным коэффициентом деления.

На чертеже приведена структурная электрическая схема предложенного синтезатора частот.

Синтезатор частот содержит управляемый генератор 1, делитель частоты :С переменным коэффициентом деления (ДПКД) 2, блок управления 3, фазовый детектор 4, делитель частоты с фиксированным коэффициентом деления (ДФКД) 5, опорный генератор 6, ФНЧ 7, цифровой умножитель 8 частоты, цифровой компаратор 9 частоты, счетчик 10, ЦАП 11, блок управления 12, цифровым умножителем частоты. Цифровой компаратор 9, счетчик 10 и ЦАП 11 составляют блок автопоиска 13.

Синтезатор частот работает следу ющим образом.

На фазовом детекторе 4 сравнивается 'частота управляемого генератора 1, поделённая ДПКД 2 на коэффициент деления N с частотой f_a опорного генератора 6, поделенной ДФКД 5 на «коэффициент деления М. В режиме син-, хронизма эти частоты равны:£_rjN = £₀/М. На выходе фазового детектора 4 образуется постоянное управляющее напряжение, которое через ФНЧ 7 поступает 1на’ один из входов управляемого генератора'1, на второй вход которого поступает постоянное напряжение с выхода блока автопоиска 13.

Это напряжение формируется на выходе ЦАП 11 и соответствует определенному состоянию счетчика 10 в двоичном коде. Состояние счетчика 10 определяется тем числом импульсов разностной частоты, которое поступает на его вход с выхода цифрового компаратора 9 до момента установления синхронизма.

В режиме синхронизма на входы цифрового компаратора 9 поступают одинаковые частоты: одна частота - с выхода ДПКД 2 через цифровой умножитель 8} где она умножается на 2^К, и равная £pfM·2% а вторая - с выхода ДФКД 5, равная £0/М-2где к = 1, 2, 3, т. е*. на входы цифрового компаратора 9 поступают последовательности импульсов с частотами | N · 2 ^к и£0/М-2^к.

Поскольку поступающие в режиме синхронизма на входы цифрового компаратора 9 последовательности импульсов равны по частоте и распределение импульсов в них равномерное, то между двумя импульсами одной последовательности проходит только один импульс другой последовательности, т. е. они чередуются во времени. В этом случае на выходе цифрового компаратора 9 нет разностных импульсов и счетчик 10 сохраняет свое состояние без изменения.

Равномерность распределения импульсов на выходе цифрового умножителя 8 обеспечивается блоком управления 12, сопряженным с блоком управления 3.

На выходах блока управления 12 формируется двоичный код числа, сдвинутого на одну вторую относительно кода, которым управляется ДПКД 2. Поскольку блок управления 12 сопряжен с блоком управления 3, то при изменении коэффициента деления ДПКД 2. изменяются соответственно и сигналы уп-^:равления цифровым умножителем 8.

На выходе последнего всегда формируется последовательность импульсов, сдвинутая относительно последовательности импульсов с выхода ДПКД 2 на 180°. Таким образом, получается непрерывное слежение за равномерностью расстановки импульсов на выходе цифрового умножителя 8 при любых изменениях коэффициентов деления ДПКД 2.

При нарушении синхронизма на выходе цифрового компаратора 9 формируется разностная частота импульсов, которая в 2^К раз выше разностной частоты (частоты биений) на выходе Фазового детектора 4. Эта разностная частота поступает на вход счетчика '10, который управляет работой ЦАП 11. В результате на выходе ЦАП 11 образуется ступенчатое напряжение, воздействующее на управляющий вход управляемого генератора 1 так, чтобы уменьшить возникшее рассогласование по частоте.

Использование предложенного синтезатора частот позволяет получить максимально возможное быстродействие по цепи грубой автоподстройки, что приводит к значительному уменьшению вре-. мени перехода с одной частоты на другую. Это один из основных параметров всех синтезаторов частот и .особенно TeXj которые используются в устройствах, где для улучшения помехозащищенности несущая частота все время меняется по какому-либо закону.

Claims

(54) СИНТЕЗАТОР ЧАСТОТ Изобретение относитс к радиотех- нике и может использоватьс в приеме/передающих и контрольно-измерительных устройствах. Известен синтезатор частот/ содержащий последовательно соединенные опорный генератор, делитель частоты с фиксированным коэффициентом делени фазовый детектор, фильтр нижних частот (ФНЧ) , управл емый генератор и де литель частоты с переменным коэффициентом делени , сигнальный выход которого подключен к другому входу фазо вого детектора, а между другим выходом делител частоты с фиксирован .ным коэффициентом делени и другим входом управл емого генератора включены последовательно соединенные цифровой компаратор частоты, счетчик и Цифроаналоговый преобразователь (ЦАП) при этом поразр дные управл ющие входы делител частоты, с переменным коэффициентом делени соединены с соответствующими поразр дными выходами блока управлени Ij . Однако известный синтезатор частот обладает невысоким быстродействием . Цель изобретеи - повышение быст .родействи . Дл этого в известном синтезаторе частот ме)оду поразр дными выходами блока управлени и другим входом цифрового компаратора частоты введены последовательно соединенные блок управлени цифровым умножителем, частоты и цифровой умножитель частоты, первый и Второй сигнальные входы которого соединены соответственно с сигнальным и кодовым выходами делител частоты с переменным коэффициентом делени . На чертеже приведена структурна электрическа схема предложенного синтезатора частот. Синтезатор частот содержит управл емый генератор 1, делитель частоты С переменным коэффициентом делени (ДПКД) 2, блок управлени 3, фазовый детектор 4, делитель частоты с фиксированным коэффициентом делени (ДФКД) 5, опорный генератор 6, ФНЧ 7, цифровой умножитель 8 частоты, цифровой компаратор 9 частоты, счетчик 10, ЦАП 11, блок управлени 12, цифровым умножителем частоты. Цифровой компаратор 9, счетчик 10 и ЦАП 11 составл ют блок автопоиска 13. Синтезатор частот работает следу ющим образом. На фазовом детекторе 4 сравнивает ,с частота управл емого генератора 1, поделённа ДПКД 2 на коэффициент делени N с частотой f/i опорного . генератора 6, поделенной ДФКД 5 на «коэффициент делени М. В режиме син-, хрониэма эти частоты равны: f,,|N 1о/М На выходе фазового детектора 4 образуетс посто нное управл ющее напр жение , которое через ФНЧ 7 поступает на один из входов управл емого генеpaTopai , на второй вход которого поступает посто нное напр жение с выхода блока автопоиска 13. Это напр жение формируетс на выхо де ЦАП 11 и соответствует определенному состо нию счетчика 10 в двоичном коде. Состо ние счетчика 10 определ етс тем числом импульсов разност ной частоты, которое поступает на его вход с выхода цифрового компаратора 9 до момента установлени синхронизма В режиме синхронизма на входы цифрового компаратора 9 поступают одина ковые частоты: одна частота - с выхода ДПКД 2 через цифровой умножитель 8| где она умножаетс на 2, и равна /N2, а втора - с выхода ДФКД 5, равна ij /M-2f где k l, 2, 3, ..., т. е. на входы цифрового компаратора 9 поступают последовательности импул сов с частотами 1р (N 2 и1р/М-2. Поскольку поступающие в режиме синхронизма на входы цифрового компа ратора 9 последовательности импульсов равны по частоте и распределение импульсов в них равномерное, то межДУ двум импульсами одной последовательности проходит только один импульс другой последовательности, т. е. они чередуютс во времени. В этом случае на выходе цифрового компаратора 9 нет разностных импульсов и счетчик 10 сохран ет свое состо ни без изменени . Равномерность распределени импульсов на. выходе цифрового умножител 8 обеспечиваетс блоком управлени 12, сопр женным с блоком управ лени 3. На выходах блока управлени 12 формируетс двоичный код числа, сдви нутого на одну вторую относительно кода, которым управл етс ДПКД 2. По скольку блок управлени 12 сопр жен с блоком управлени 3, то при измене нии коэффициента делени ДПКД 2. измен ютс соответственно и сигналы управлени цифровым умножителем 8. На выходе последнего всегда формируетс последовательность импульсов , сдвинута относительно последовательности импульсов с выхода ДПКД 2 на 180°. Таким образом, получаетс непрерывное слежение за равномерностью расстановки импульсов на выходе цифрового умножител 8 при любых . изменени х коэффициентов делени ДПКД
2. При нарушении синхронизма на выходе цифрового компараюра 9 формируетс разностна частота импульсов, котора в 2 раз выше разностной частоты (частоты биений) на выходе фазового детектора 4. Эта разностна частота поступает на вход счетчика 10, который управл ет работой ЦАП 11, В результате на выходе ЦАП 11 образуетс ступенчатое напр жен.ие, воздействующее на управл ющий вход управл рмого генератора 1 так, чтобы уменьшить BOSHHKiiJee рассогласование по частоте. Использование предложенного синтезатора частот позвол ет получить максимально возможное быстродействие по цепи грубой автоподстройки, что приводит к значительному уменьшению вре-. мени перехода с одной ч-астоты на другую . Это один из основных параметров всех синтезаторов частот и .особенно тех которые используютс в устройствах , где дл улучшени помехозащищенности несуща частота все врем мен етсч по какому-либо закону. Формула изобретени Синтезатор частот, содержащий последовательно соединенные опорный генератор , делитель частоты с фиксированным коэффициентом делени , фазовый детектор, фильтр нижних частот, управл емый генератор и делитель частоты с переменным коэффициентом делени , сигнальный выход которого подключен к другому входу фазового детектора , а между другим выходом делител частоты с фиксированным коэффициентом делени и другим входом управл емого генератора включены последовательно соединенные цифровой компаратор частоты, счетчик и цифроаналоговый преобразователь, при этом поразр дные управл ющие входы делител частоты с переменным коэффициентом делени соединены с соответствующими поразр дными выходами блока управлени , отличающийс тем, что, с целью повышени быстродействи , между поразр дными выходами блока управлени и другим входом цифрового компаратора частоты введены последовательно соединенные блок управлени цифровым умножителем частоты и цифроыой умножитель частоты, первый и второй сигнальные входы которого соединены соответственно с сигнальным и кодовым выходами делител частоты с переменным коэффициентом делени . Источники информации, прин тые во внимание при экспертизе 1. Патент США №3401353, кл кл. 331-11, опублик. 1968 (прототип).