SU1109914A1 - Цифровой синтезатор частоты - Google Patents

Abstract

ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТЫ, содержащий последовательно соединенные опорный генератор и гщфровой частотно-фазовый детектор, последовательно соединенные фильтр нижних частот , управл емый генератор и первый делитель частоты с переменным коэффициентом делени , выход которого подключен к второму входу цифрового частотно-фазового детектора, последовательно соединенные датчик кода и блок вычислени  коэффициента делени , информационный и сигнальный выходы которого подключены соответственно к установочному входу первого делител  частоты с переменным коэффициентом делени  и к входу запуска блока управлени , командный выход которого соединен с управл ю1ЦИМ входом блока вычислени  коэффициента делени , последовательно соединенные делитель частоты, nepBbtfi R5-триггер и первьм элемент И, а также первый и второй генераторы стабильного тока, выходы которых объединены и подключены к входу фильтра нижних частот, отличающийс  тем, что, с целью повышени  быстродействи  при смене частот, между стартовым выходом блока вычислени  коэффициента делени  и входом первого генератора стабильного тока .. введены последовательно соединенные второй делитель частоты с переменным коэффициентом делени , формирователь управл ющих сигналов и первый элемент ИЛИ, между выходом делител  частоты и входом обнулени  первого ;делител  частоты с переменным коэффициентом делени  введены последовательно соединенные второй Rs -триггер и второй элемент И, а также введены второй элемент ИЛИ и блок сравнени , первый и второй входы которого подключены соответственно к выходу датчика кода и к информационному выходу блока вычислени  коэфi фициента делени , первый и второй выходы блока сравнени  соединены (Л соответственно с первым и вторым командными входами блока управлени , первый и второй выходы установки знака перестройки которого подключены соответственно к первому и второму установочным входам формировател  управл ющих сигналов, второй выход которого соединен с первым входом второго элемента ИЛИ, со со выход которого соединен с входом второго генератора стабильного тока, вторые выходы первого и второго эле ментов ИЛИ подключены соответственно к первому и второму выходам цифрового частотно-фазового детектора, вход обнулени  которого соединен с выходом первого R5 -триггера,второй вход которого объединен с входами запуска блока управлени  и формировател  управл ющих сигналов и подключен к сигнальному выходу блока вычислени  коэффициента делени ,тактовый вход которого объединен с входом делител  частоты и подсоединен

Description

к выходу второго делитеп  частоты с переменным коэффидиентом делени , сигнальный вход которого подключен к выходу первого элемента И, у которого другой вход соединен с вторым выходом опорного генератора, первый выход которого также соединен с 4 нходом второго элемента И, другим выход которого подключен к другому входу второго л5 -триггера, а выход делител  частоты соединен также с входом установки формировател  управл ющих сигналов .

Изобретение относитс  к радиотехнике и может использоватьс  в устрой ствах стабилизации частоты радиоприемной , радиопередающей и измерительной аппаратуры. Известен цифровой синтезатор частоты , содержащий последовательно соединенные управл емый генератор, делители частоты с переменным коэффициентом делени , цифровой частотно-фазовый детектор, первый генератор стабильного тока и фильтр нижних частот, а также опорный генератор , второй и третий.генераторы стабильного тока, выходы которых также подключены к входу фильтра нижних частот LI. Однако цифровой синтезатор не обеспечивает достаточное быстродействие при смене частот. Наиболее близким по технической сущности к предлагаемому  вл етс  цифровой синтезатор частоты, содерж щий последовательно соединенные опо ный генератор и цифровой частотнофазовый детектор, последовательно соединенные фильтр нижних частот, управл емый генератор и первый делитель частоты с переменным коэффициентом делени , выход которого подключен к второму входу цифрового частотно-фазового детектора, последовательно соединенные датчик кода и блок вычислени  коэффициента деле ни  , информационный и сигнальный вы ходы которого подключены соответственно к установочному входу первого делител  частоты с переменным коэффициентом делени  и к входу запуска блока управлени , командный выход которого соединен с управл ющим вхо дом блока вычислени  коэффициента делени , последовательно соединенны делитель частоты, первый R5 -тритгер и первый элемент И, а также первый и второй генераторы стабильного тока, выходы которых объединены и подключены к входу фильтра нижних частот 2 . Однако в известном цифровом- синтезаторе быстродействие при смене выходной частоты определ етс  динамикой системы фазовой автоподстройки частоты и недостаточно велико. Цель изобретени  - повышение быстродействи  при смене частот. Постав.аенна  цель достигаетс  тем, что в цифровой синтезатор частоты , содержа1ций последовательно соединенные опорный генератор и цифровой частотно-фазовый детектор, последовательно соединенные фильтр нижних частот, управл емый генератор и первый делитель частоты с переменным коэффициентом делени , выход которого подключен к второму входу цифрового частотно-фазового детектора , последовательно соединенные датчик кода и блок вычислени  коэффициента делени , информационный и сигнальный выходы которого подклю чены соответственно к установочному iвходу первого делител  частоты с тге|ременным коэффициентом делени  и к входу запуска блока управлени , командный выход которого соединен с управл ющим входом блока вычислени  коэффицие 1та делени , последовательно соединенные делитель частаты, первый R5 -триггер и первый элемент И, а также первый и второй генераторы стабильного тока, выходы которых объединены и подключены к входу фильтра нижних частот,между стартовым выходом блока вычислени  коэффициента делени  и входом перного roiioparcipa стаби. тпкл введены иос.лсдоватсмтыю соедиричниыс пторстй делитель частоты с переменным коэффициентом дeJIefIи , формирователь управл ющих сигналов -и первьп элемент ИЛИ, между выходом делител  частоты и входом обнулени  первого Д1:ипител  частоты с переменным коэффициентом делени  введены последовательно соединенн,1е второй R5 -триггер и второй элемент И, а также введены второй элемент ИЛИ и блок сравнени , первый и второй входы которого подключены соответственно к выходу датчика кода и к информационному выходу блока вычислени  коэффициента делени , первый и второй выходы блока сравнени  соединены соответственно с первым и вторым командными входами блока управлени , первый и второй выходы установки знака перестройки которого подключены соответственно к первому и второму установочным входам формировател  управл ющих сигналов, второй выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с входом второго генератора стабильного тока, вторые выходы первого и второго элементов ИЛИ подключены соответственно к первому и второму выходам цифрового частотнофазового детектора, вход обнулени  которого соединен с выходом первого RS -триггера, второй вход которого объединен с входами запуска блока управлени  и формировател  управл ющих сигналов и подключен к сигнальному выходу блока вычислени  коэффициента делени , тактовый вход которого объединен с входом делител  частоты и подсоединен к выходу второго делител  частоты с переменны коэффициентом делени , сигнальный вход которого подключен к выходу первого элемента И, у которого другой вход соединен с вторым выходом опорного генератора, первый выход которого также соединен с другим входом второго элемента И, выход которого подключен к другому входу второго R5 -триггера, а выход делител  частоты соединен также с входом установки формировател  управл ющих сигналов.

На чертеже приведена электрическа  структурна  схема цифрового синтезатора частоты.

Устройство содержит yitpa пл еммп генератор 1 , riepPMii дс-литгль 2 частоты с переменным коэг1 1)И1и ечтс1М делени  (ДПК/О , цифропой частотнофазовый детектор (ЧФЛ) 3, опорный .генератор 4, первый генератор 5 стабильного тока (ГСТ), второй генератор 6 стабильного тока (ГСТ),

- фильтр нижних частот (ФИИ) 7, датчик 8 кода, делитель 9 частоты, псрпый Р5-триггер 10, блок 11 вычислени  коэффиш ента делени , блок 12 управлени , первый элемент И 13, первый и второй элементы ИЛИ 1А и 15,

5 второй делитель 16 частоты с переменным коэффициентом делени  (ДПКД), формирователь 17 управл юи их сигналов (ФУС), второй элеQ мент И 18, блок 19 сравнени  и второй R5 -триггер 20.

Устройство работает следующим образом .

При смене выходной частоты

5 синтезатора от значени  Чх) до и датчик 8 кода измен ет код частоты COj на код При этом в блоке 19 сравнени  производитс  сравнение этих кодов и в зависимости

0 от того, больше или меньше код чем код ы, сигнал Логическа  1 и по вл етс  либо на первом,либо на втором выходах блока 19 сравнени . При этом срабатывает блок управле5 ни  и вьщает команду на ввод значени  новой частоты в блок 11 вычислени  на начало вычислений по программе коэффициентов делени  ДПКД 16. Исходными данными дл  вычислени 

0  вл ютс  коэффициенты делени  ДПКД 2 N1 к параметры кольца автоподстройки. В качестве блока 11 вычислени  может быть использована микро-ЭВМ Электроника НЦ-80, а в

5 качестве блока сравнени  - цифрова  микросхема 564ИП2.

По окончании вычислени  блок 11 вычислени  устанавливает первый вычисленный коэффициент делени 

0 ДПКД16 К и подает сигнал на блок 12 управлени , по которому на выходах установки положительного или отрицательного направлени  перестройки блока 12 управлени  в зави5 симости от знака скачка выходной частоты по вл етс  импульс, поступающий на первый или второй входы установки ФУС 17. Одновременно с этим сигнал с блока 11 вьтислсни 

поступает на вход установки первого RS 10 и на вход запуска ФУС 17. Первьп R5 -триггер 10 срабатывает и на его выходе по вл етс  сигнал Логическа  1, который разрешает прохождение через первьм элемент И 13 импульсов с второго выхода опорного генератора 4 и устанавливает ЧФД 3 в нулевое состо ние, при котором управл ющие сигналы на его выходах отсутствуют, так как кольцо автоподстройки разры Баетс . Кроме того, сигнал Логическа  1 с одного из выходов ФУС 17 в зависимости от знака скачк выходной частоты проходит через первый элемент ИЛИ 14 (если ) или через второй элемент ИЛИ 15 (если uj,u;r,), включает соответствующи ГСТ 5 или 6, под действием токов которых происходит увеличение или уменьшение выходного напр жени  .ФНЧ 7.

ГСТ 5 или 6 находитс  во включенном состо нии до тех пор, пока на выходе второго ДПКД 16 не по вл етс  импульс, под действием которого блок 11 вычислени  устанавливает следующий расчетный коэффициент второго ДПКД 16, а сигналы на выходах ФУС 17 измен ютс  на противоположные, т.е. если включен первый ГСТ 5, а второй ГСТ 6 выключен , то теперь наобо13от включен второй ГСТ 6, а первый ГСТ 5 выключен . С по влением очередных импульсов на выходе второго ДПКД 16 процесс установки следующих расчетных коэффициентов делени  К, и К

J А

ДПКД 16 и смена уровней на выходах ФУС 17 продолжаетс  аналогичным образом. На входе ФНЧ 7 при этом цействует импульсный сигнал тока чередующейс  пол рности, что  вл етс  необходимьм условием дл  реализации оптимального по быстродействию изменени  выходного напр жени  ФНЧ 7 дл  достижени  такого его значени , которое соответствует состо нию синхронизма с новым значением выходной частоты синтезатора. Моменты смены пол рности сигнала управлени  однозначно св заны с величиной коэффициентов делени  К, К ,..., ДПКД 16 соотношением

.

t i

где д - частота следовани  импульсов на входе ДПКД 16. С помощью программного переключени  коэффигд ентов делени  ДПКД 16 Ь моменты смены пол рности сигнала управлени  наход тс  таким образом, что сигнал управлени  на выходе ФНЧ 7 оптимален дл  реализацией максимальной по быстродействию перестрой ки выходного напр жени  ФНЧ 7 к уровню, соответствующему величине управл ющего напр жени  управл емого генератора 1 в режиме нового состо ни  синхронизма с выходной

5 частотой.

Окончание перестройки управл емого генератора 1 определ етс  моментом по влени  импульса с выхода делител  9 частоты, коэффицдеепт де лени  которого устанавливаетс  равным пор дку дифференциального уравнени , используемого ФНЧ 7. С. по влением импульса на выходе делител  9 частоты на обоих выходах ФУС 17

5 по вл ютс  сигналы Логический О, перестройка выходного напр жени 

ФНЧ 7 оканчиваетс . Далее с информационного выхода блока 11 вычислений поступает сигнал на установку

коэффициента делени  первого ДПКД 2, равного Nj. Кроме того, с по влением сигнала на выходе делител  9 частоты на выходе первого R5 -триггера 10 устанавливаетс  сигнал

Логический О, которьй запрещает прохождение через первьй элемент И 13 импульсов с второго выхода опорного генератора 4 на вход второго ДПКД 16 и снимает нулевое состо ние

Q qфд 3, замыка  кольцо автоподстройки .

Одновременно с этим сигнал с выхода делител  9 частоты устанавливает напр жение на выходе второго R5-триггера 20 равным Логической 1, которое разрешает прохождение импульса с первого выхода опорного генератора 4 через второй элемент И 18 на вход обнулени  первого ЦИЩ 2. При по влении очередного импульса на первом входе опорного генератора 4 первый ДПКД 2 обнул етс  и выдает импульс на вход ЧФД 3, а второй РЗ-триггер 20 измен ет уровень вы5 ходного напр жени  на Логический О и устанавливаетс  в исходное состо ние. С этого момента процесс установки новой частоты синтезатора uj полностью закончен, так как выходна  частота управл емого генератора 1 равна ui, а фазовые соотношени  между входными импульсами ЧФД 3 за счет обнулени  первого ДПКД 2 соответствуют состо нию синхронизма кольца автоподстройки.

Врем  установки частоты t - равно суммарной длительности управл ющих воздействий

K:/f,

U-1

причем за счет того, что управление в предложенном синтезаторе осуществл °тс  непрерывное, а не импульсное , как в известном устройстве быстродействие предложенного синтезатора будет значительно выше.

Claims (1)

1. ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТЫ, содержащий последовательно соединенные опорный генератор и цифровой частотно-фазовый детектор, последовательно соединенные фильтр нижних частот, управляемый генератор и первый делитель частоты с переменным коэффициентом деления, выход которого подключен к второму входу цифрового частотно-фазового детектора, последовательно соединенные датчик кода и блок вычисления коэффициента деления, информационный и сигнальный выходы которого подключены соответственно к установочному входу первого делителя частоты с переменным коэффициентом деления и к входу запуска блока управления, командный выход которого соединен с управляющим входом блока вычисления коэффициента деления, последовательно соединенные делитель частоты, первый R5-триггер и первый элемент И, а также первый и второй генераторы стабильного тока, выходы которых объединены и подключены к входу фильтра нижних частот, отличающийся тем, что, с целью повышения быстродействия при смене частот, между стартовым выходом блока вычисления коэффициента деления и входом первого генератора стабильного тока ·.

   введены последовательно соединенные второй делитель частоты с переменным коэффициентом деления, формирователь управляющих сигналов и первый элемент ИЛИ, между выходом делителя частоты и входом обнуления первого :делителя частоты с переменным коэффициентом деления введены последовательно соединенные второй 85 -триггер и второй элемент И, а также введены второй элемент ИЛИ и блок сравнения, первый и второй входы которого подключены соответственно к выходу датчика кода и к информационному выходу блока вычисления коэффициента деления, первый и второй выходы блока сравнения соединены соответственно с первым и вторым командными входами блока управления, первый и второй выходы установки знака перестройки которого подключены соответственно к первому и второму установочным входам формирователя управляющих сигналов, второй выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с входом второго генератора стабильного тока, вторые выходы первого и второго элементов ИЛИ подключены соответственно к первому и второму выходам цифрового частотно-фазового детектора, вход обнуления которого соединен с выходом первого R5 -триггера,второй вход которого объединен с входами запуска блока управления и формирователя управляющих сигналов и подключен к сигнальному выходу блока вычисления коэффициента деления,тактовый вход которого объединен с входом делителя частоты и подсоединен

   1 109914 к выходу второго делителя частоты с переменным коэффициентом деления, сигнальный вход которого подключен к выходу первого элемента И, у которого другой вход соединен с вторым выходом опорного генератора, первый выход которого также соединен с другим входом второго элемента И, выход которого 'подключен к другому входу второго RS -триггера, а выход делителя частоты соединен также с входом установки формирователя управляющих сигналов .