SU1748251A1 - Цифровой синтезатор частот - Google Patents

Abstract

Изобретение относитс  к радиотехнике. Цель изобретени  - повышение быстродействи . Цифровой синтезатор частот содержит цифровой фазовый детектор (ЦФД), делитель частоты с фиксированным коэффициентом делени  (ДФКД), блок запрета, первый цифроаналоговый преобразователь %5ч.-, | .2 ъ- (ЦАП), фильтр нижних частот, сумматор, управл емый генератор, делитель частоты с переменным коэффициентом делени  (ДПКД), элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый D-триггер, второй D-триггер, элемент И-НЕ, первый элемент И, второй элемент И, третий элемент И, реверсивный счетчик, второй ЦАП.ЦФД включает в свой состав двоичный счетчик и регистр пам ти. При переключении с частоты на частоту, когда разность фаз оперных импул-сс и импульсов с выход ДПКД достигает нул , происходит скачкообразное изменение разности раз этих сигналов и при этом включаетс  перрый D-грйггер, который переклюизет систему фазовой аэтоподст- ройки из режима сравнени  фаз в режим сравнени  частот, при этом устран етс  возможность повторных I. работок частоты грубым каналом настройки. 1 з.п ф-лы, 1 ил. у- Р-

Description

оэ

W

Изобретение относитс  к радиотехнике и может быть использовано дл  генерации сетки частот в приемопередающей и контрольно-измерительной аппаратуре.

Известен цифровой синтезатор частот, содержащий последовательно соединенные опорный генератор, делитель частоты с фиксированным коэффициентом делени  и цифровой частотно-фазовый детектор, последовательно соединенные фильтр нижних частот, управл емый генератор, делитель частоты с переменным коэффициент-ом делени , выход которого подключен к другому

входу цифрового частотно-фазового детектора , а такжг- включает в себ  ва блок ч стробировани , д&а -триггера, два одно- вибратора, два элем, И, два токовых ключа и два генератора тока.

Однако быстродействие такого вого синтеза гора эстот недостаточно вь го- кое и опредеп ет -  параметрами кольца Ф зоз0й евтоподстро ки и посто нно; - времени фмпьтра нижних частот.

Наиболее близким к предлагаемому  вл етс  цифровой синтезатор частот, содер жащий соединенные в кольцо фазовый

детектор, фильтр нижних частот, сумматор, управл емый генератор и делитель частоты с переменным коэффициентом делени , причем второй вход фазового детектора соединен с выходом делител  частоты с фиксированным коэффициентом делени , вход которого  вл етс  входом опорной частоты, выход фазового детектора соединен с вторым входом сумматора через последовательно соединенные датчик частотного рассогласовани , реверсивный счетчик и цифро-аналоговый преобразователь, второй кодовый вход делител  частоты с переменным коэффициентом делени  соединен с входной шиной, а выход управл емого генератора соединен с выходной шиной синтезатора .

Однако быстродействие цифрового синтезатора частот при смене выходных частот недостаточно велико и определ етс  динамикой кольца фазовой автоподстройки .

Цель изобретени  - повышение быстродействи .

Поставленна  цель достигаетс  тем, что в цифровой синтезатор частот, содержащий последовательно соединенные фильтр нижних частот, сумматор, управл емый генератор , делитель частоты с переменным коэффициентом делени  и цифровой фазовый детектор, последовательно соединенные реверсивный счетчик и первый цифро-аналоговый преобразователь, выход которого соединен с вторым входом сумматора , делитель частоты с фиксированным коэффициентом делени , первый выход которого подключен к второму входу ци фрово- го фазового детектора, вход делител  частоты с фиксированным коэффициентом делени   вл етс  входом опорной частоты цифрового синтезатора частот, а установочный вход делител  частоты с переменным коэффициентом делени   вл етс  кодовым входом цифрового синтезатора частот, дополнительно введены последовательно соединенные элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый D-триггер, первый элемент И, блок запрета и второй цифро-аналоговый преобразователь , последовательно соединенные второй D-триггер и элемент И-НЕ, а также введены второй элемент И и третий элемент И, первый вход которого соединен с первым входом второго элемента И, с тактовым входом цифрового фазового детектора и подключен к опорному входу цифрового синтезатора частот, второй вход и выход второго элемента И соединены соответственно с пр мым выходом первого D-тригге- ра SA с входом сложени  реверсивного счетчика, второй вход и выход третьего элемента И подключены соответственно к пр мому выходу второго D-триггера и к входу вычитани  реверсивного счетчика, инверсный выход второго D-триггера соединен с

вторым входом первого элемента И, пр мой выход первого D-триггера подключен к второму входу элемента И-НЕ, выход которого соединен с R-входом первого D-триггера и с R-входом второго D-триггера, С-вход которого подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и к инверсному выходу цифрового фазового детектора, первый выход которого соединен с С-входом первого D-триггера, D-вход которого объединен с D-входом второго D-триггера и подключей к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторым выходом цифрового фазового детектора, кодовый вход которого подключен к кодовому выходу делител  частоты с фиксированным коэффициентом делени , а кодовые выходы цифрового фазового детектора соединены с соответствующими разр дными входами блока запрета , а выход второго цифроаналогового преобразовател  соединен с входом фильтра нижних частот.

При этом цифровой фазовый детектор состоит из последовательно соединенных двоичного счетчика и регистра пам ти, вход разрешени  записи которого  вл етс  первым входом цифрового фазового детектора, вход записи, тактовый вход и кодовый вход двоичного счетчика  вл ютс  соответственно вторым входом, тактовым входом и кодовым входом цифрового фазового детектора,

поразр дные выходы регистра пам ти  вл ютс  кодовыми выходами цифрового фазового детектора, инверсный и пр мой выходы К-го старшего разр да и выход (К-1)- го разр да регистра пам ти,  вл ютс  соответственно инверсным выходом, первым и вторым выходом цифрового фазового детектора .

На фиг, 1 изображена структурна  электрическа  схема цифрового синтезатора частот; на фиг, 2 - структурна  электрическа  схема цифрового фазового детектора.

Цифровой синтезатор частот содержит вход 1 опорной частоты, делитель 2 частоты с фиксированным коэффициентом делени ,

цифровой фазовый детектор 3, реверсивный счетчик 4, первый цифроаналоговый преобразователь 5, блок 6 запрета, второй цифро аналоговый преобразователь 7, фильтр 8 нижних частот, сумматор 9, управл емый

генератор.10, выходную 11 шину синтезатора , делитель 12 частоты с переменным коэффициентом делени , кодовый вход 13,

элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14, первый

15 и второй 16 D-триггеры, элемент И-НЕ 17, первый 18, второй 19 и третий 20 элементы И.

Цифровой фазовый детектор 3 содержит двоичный счетчик 21 и регистр 22 пам ти , причем С-вход записи, Т-вход и D-входы двоичного счетчика 21  вл ютс  соответственно вторым входом, тактовым входом и кодовым входом цифрового фазового детектора 3, а С-вход разрешени  записи регистра пам ти 22  вл етс  первым входом цифрового фазового детектора 3. Поразр дные выходы регистра пам ти 22  вл ютс  кодовыми выходами цифрового фазового детектора. Инверсный и пр мой выходы К- го старшего разр да и выход (К-1)-го разр да регистра пам ти 22  вл ютс  соответственно инверсным выходом, первым и вторым выходом цифрового фазового детектора 3.

Цифровой синтезатор частот работает следующим образом.

При поступлении входных импульсов

«fo

fBx, опорных импульсов тт. опорной частоты

f0 и двоичного кода соответственно на

первый, второй,тактовый и кодовый входы цифрового фазового детектора 3 на его выходе формируетс  двоичный код пропорциональный разности фаз входных и опорных импульсов (где N - значение коэффициента делени  делител  частоты с фиксированным коэффициентом делени  2). В цифровом фазовом детекторе 3 выходной код двоичного счетчика 21 измен етс  по пилоN N образному закону в пределах от до -х- с

fo 0

частотой -тт. Входные импульсы, поступающие на вход разрешени  записи регистра пам ти 22 осуществл ют запись выходного кода двоичного счетчика 21 в указанный регистр .

В режиме синхронизма код сигнала ошибки поступает с выхода цифрового фазового детектора 3 через открытый блок за- прета 6, второй цифроаналоговый преобразователь 7, фильтр нижних частот 8, сумматор 9 на управл емый генератор 10. Код сигнала ошибки поддерживает на входе управл емого генератора 10 примерно посто нный уровень управл ющего напр жени , обеспечивающий по принципам ФАПЧ необходимую частоту колебаний синхронизируемого управл емого генератора 10 в соответствии с установленными коэффициентами делени  делител  частоты с фиксированным коэффициентом делени 

2 и делител  частоты с переменным коэффициентом делени  12.

Сигнал управл емого генератора 10 поступает на выходную шину 11 синтезатора. Установка коэффициентов делени  делите- л  частоты с переменным коэффициентом делени  12 осуществл етс  по кодовому входу 13 синтезатора.

При переключении с одной частоты на

другую, например, если частота входных импульсов больше частоты опорных импульсов

(fax |т), то разность фаз этих сигналов

убывает от цикла к циклу в направлении от 2  до 0. Одновременно убывает и величина

кода на выходе регистра пам ти 22 цифрового фазового детектора 3. Когда разность фаз входных и опорных импульсов достигает 0 и переходит это значение, происходит скачкообразное изменение разности фаз

этих сигналов от 0 до 2 п и происходит переключение первого выхода цифрового фазового детектора 3 из О в 1, с помощью которого осуществл етс  запись 1 с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14 в

первый D-триггер 15. На пр мом выходе этого D-триггера 15 по вл етс  1, а на инверсном - О.

Включение D-триггера 15 переключает систему ФАПЧ из режима сравнени  фаз в

режим сравнени  частот. Под воздействием О инверсного выхода первого D-триггера 15 по вл етс  О на выходе первого элемента И 18 и, следовательно, на управл ющем входе блока запрета 6. Нулевой

уровень нэ управл ющем входе закрывает блок запрета 6. На врем  режима сравнени  частот все младшие информационные выходные разр ды блока запрета 6 принимают нулевые значени , а старший К-й разр д единичное значение, что соответствует нулевому напр жению на выходе второго циф- роаналогового преобразовател  7. Таким образом на врем  режима сравнени  частот запрещаетс  работа точного

канала настройки. По команде / пр мого выхода первого D-триггера 15 происходит включение грубого канала настройки; открываетс  второй элемент И 19 и на вход сложени  реверсивного счетчика 4 поступают импульсы опорной частоты от опорного входа 1. Под воздействием импульсов опорной частоты происходит увеличение двоичного кода на выходе реверсивного счетчика 4 и, следовательно, увеличение напр жени  на выходе первого цифроаналого- вого преобразовател  5. Выходное напр жение первого цифроаналогового преобразовател  5, поступа  через сумматор 9 на управл емый генератор 10, вызывает уменьшение его частоты и, следовательно , уменьшение частоты fBx входных импульсов Уменьшение частоты fax входных импульсов вызывает сначала уменьшение скорости изменени  разности фаз входных и опорных импульсов, а затем, когда частота входных импульсов станет меньше частоты опорных импульсов (fex -гг)

изменитс  и направление изменени  разности фаз этих сигналов, т.е. разность фаз входных и опорных импульсов начнетувели- чиватьс  от цикла к циклу в направлении от О до 2 jr. Когда разность фаз входных и опорных импульсов достигает 2 ли переходит это значение, происходит скачкообразное изменение разности фаз этих сигналов от 2 тс до 0 и происходит переключение инверсного выхода цифрового фазового детектора 3 из О в 1, с помощью которого осуществл етс  запись 1 с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14 во второй D- триггер 16. На пр мом выходе D-триггера 16 по вл етс  1, а на инверсном - О. По вление единичных уровней на обоих входах элемента И-НЕ 17 вызывает по вление нулевого уровн  на его выходе, который, воздейству  нэ инверсные R-входы обоих D-триггеров 15 и 16, переводит их в исходные состо ни . На пр мых выходах обоих D-триггеров 15 и 16 по вл ютс  О, нэ инверсных выходах - И1. Нулевой уровень на втором входе второго элемента И 19 запрещает перестройку частоты управ- л емого генератора 10 по грубому каналу настройки. На выходе реверсивного счетчика 4 фиксируетс  значение двоичного кода и соответствующее ему напр жение на выходе первого цифроанзло- гового преобразовател  5. Единичные уровни инверсных выходов обоих D-триггеров 15 и 16 вызывают по вление единичного уровн  на выходе первого элемента И 18 и, следовательно, на управл ющем входе,блока 6 запрета. По команде единичного уровн  на управл ющем входе блока 6 запрета включаетс  точный канал настройки, т.е. происходит замыкание системы фазовой автоподстройки частоты. Одновременно после выключени  обоих D-триггеров 15 и 16 на выходе элемента И-НЕ 17 вновь по вл етс  единичный уровень, разрешающий работу D-триггеров 15 и 16.

Аналогично происходит работа цифрового синтезатора частот при переключении с одной частоты на другую, когда частота входных импульса меньше частоты опорных

импульсов (fRX

ь

N1

Только в этом случае

переход в режим сравнени  частот осуществл етс  после включени  второго D-триггера 16 по команде инверсного выхода цифрового фазового детектора 3, а переход в режим сравнени  фаз происходит после кратковременного включени  первого D- триггера 15 и выключени  обоих D-триггеров 15 и 16 в исходные состо ни  при воздействии нулевого импульса с выхода элемента И-НЕ 17.

В предлагаемом цифровом синтезаторе частот повышение скорости перестройки

частоты управл емого генератора 10 в режиме сравнени  частот, а также амплитудный анализ мгновенных значений фазовой ошибки с помощью элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14 в момент переключени  первого или инверсного выходов цифрового фазового детектора 3, в совокупности позвол ют ул/чшить один из основных параметров широкополосных синтезаторов - быстродействие при переключении частот.

Claims (2)

1. Цифровой синтезатор частот, содержащий последовательно соединенные фильтр нижних частот, сумматор, управл емый генератор,делитель частоты с переменным коэффициентом делени  и цифровой фазовый детектор последовательно соединенные реверсивный счетчик и первый циф- роаналоговый преобразователь, выход которого соединен с вторым входом сумматора , делитель частоты с фиксированным коэффициентом делени , первый выход которого подключен к второму входу цифрового фазового детектора, вход делител  частоты с фиксированным коэффициентом

делени   вл етс  входом опорной частоты цифрового синтезатора частот, а установочный вход делител  частоты с переменным коэффициентом делени   вл етс  кодовым входом цифрового синтезатора частот, о т лимеющийс  тем, что, с целью повышени  быстродействи , введены последовательно соединенные элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый D-триггер, первый элемент И, блок запрета и второй цифроаналоговый

преобразователь, последовательно соединенные второй D-триггер и элемент И-НЕ, а также введены второй элемент И и третий элемент И, первый вход которого соединен с первым входом второго элемента И, с тактовым входом цифрового фазового детектора и подключен к опорному входу цифрового синтезатора частот, второй вход : выход второго элемента И соединены соответственно с пр мым выходом первого D триггеpa и с входом сложени  реверсивного счетчика , второй вход и выход третьего элемента И подключены соответственно к пр мому выходу второго D-триггера и к входу вычитани  реверсивного счетчика, инверсный вы- ход второго D-триггера соединен с вторым входом первого элемента И, пр мой выход первого D-триггера подключен к второму входу элемента И-НЕ, выход которого соединен с R-входом первого D-триггера и R- входом второго D-триггера, С-вход которого подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и к инверсному выходу цифрового фазового детектора, первый выход которого соединен с С-входом первого D-триггера, D-вход которого объединен с D-входом второго D-триггера и подключен к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторым выходом цифрового фазового детектора, ко- довый вход которого подключен к кодовому выходу делител  частоты с фиксированным коэффициентом делени , кодовые выходы

цифрового фазового детектора соединены с соответствующими разр дными входами блока запрета, а выход второго цифроанало- гового преобразовател  соединен с входом фильтра нижних частот.

2. Синтезатор поп. 1,отличающий- с   тем, что цифровой фазовый детектор содержит последовательно соединенные двоичный счетчик и регистр пам ти,вход разрешени  записи которого  вл етс  первым входом цифрового фазового детектора, вход записи, тактовый вход и кодовый вход двоичного счетчика  вл ютс  соответственно вторым входом, тактовым входом и кодовым входом цифрового фазового детектора, поразр дные выходы регистра пам ти  вл ютс  кодовыми выходами цифрового фазового детектора, инверсный и пр мой выходы k-ro старшего разр да и выход (k-1)- го разр да регистра пам ти  вл ютс  соответственно инверсным выходом, первым и вторым выходами цифрового фазового детектора .

А Фиг. 1

L

J

Фи&2.