SU1478328A1 - Синтезатор частот - Google Patents

Abstract

Изобретение относитс  к радиотехнике и м.б. использовано в радиотехнических системах в качестве г-ра высокостабильной сетки частот. Цель изобретени  - повышение спектральной чистоты и увеличение кол-ва выходных частот. Поставленна  цель достигаетс  введением делител  5 частоты, цифрового интегратора 8, двух мультиплексоров 9, 10, усреднител  12 и синхронизатора 13. Усреднитель 12 выполн ет операцию усреднени  кода ошибки на выходе интегратора 8 и усредненный код через мультиплексор 9 перед подключением очередного г-ра 1,..., 1_N обеспечивает предустановку интегратора 8. Синхронизатор 13 осуществл ет полную синхронизацию работы узлов синтезатора. Дл  обеспечени  устойчивости кольца автоподстройки в интегратор 8 введено форсирующее звено, реализованное, например, с помощью сумматора. В синтезаторе обеспечиваетс  посто нство стационарной разности фаз дл  различных г-ров, что, в свою очередь, исключает паразитные переходные процессы и св занное с ними увеличение флуктуаций частоты выходного сигнала. 1 з.п. ф-лы, 2 ил.

Description

Изобретение относитс  к радиотехнике и может быть использовано в радиотехнических системах в качестве генератора высокостабильной сетки частот.

Целью изобретени   вл етс  повышение спектральной чистоты и увеличение количества выходных частот.

На фиг. 1 представлена электрическа  структурна  схема синтезатора частот, на фиг. 2 - структурна  схема синхронизатора.

Синтезатор частоты содержит N перестраиваемых генераторов 1,,,... 1W первый, второй, ..., N-й блоки 2j,...,2N элементов пам ти, делитель 3 частоты с переменным коэффициентом делени  (ДПКД), фазовый детектор (ФД) 4, делитель 5 частоты, опорный генератор 6, первый мультиплексор 7, цифровой интегратор 8, второй мультиплексор 9, третий мультиплексор 10, демультиплексор 11, усреднитель 12, синхронизатор 13. Синхронизатор 13 при этом содержит первый и третий формирователи 14-16 импульсов, формирователь 17 сигналов управлени , первый и второй элементы 18 и 19 за10 соответствующего блока элементов 2„,...,2Н пам ти. Усреднитель 12 выполн ет операцию усреднени  кода ошибки на выходе цифрового интегра- vopa 8, и усредненный код через третий мультиплексор 10 в момент размыкани  кольца автоподстройки переписываетс  в соответствующий реQ гистр 10. Второй мультиплексор 9 перед подключением очередного перестраиваемого генератора 1,...,1М обеспечивает предустановку цифрового интегратора 8. Синхронизатор 13

осуществл ет полную синхронизацию работы узлов синтезатора частот, а с помощью опорного генератора 6 и делител  5 частоты формируютс  необходимые опорные и тактовые после0 довательности импульсных сигналов.

Частоты отключенных от кольца автоперестройки перестраиваемых генераторов 1 ,..., 1 N поддерживают посто нными за счет напр жени , записан5 ного в соответствующий блок 2,...,2N элементов пам ти, при этом фиксируетс  среднее значение сигнала подстройки , что обеспечивает минимальный частотный сдвиг и соответственно

держки, элемент ИЛИ 20, элемент И 21, 30 минимальный паразитный фазовый уход

первый триггер 22, второй триггер 23, третий триггер 24. Фазовый детектор 4 состоит из формировател  25 импульсов и измерител  26 временного интервала, а каждый из N блоков элементов 2...,2W пам ти содержит регистр 27 пам ти и цифроаналоговый преобразователь (ЦАП) 28.

Синтезатор частот работает следующим образом.

Один из N перестраиваемых генераторов 1 4 , . .., 1 N , первый мультиплексор , ДИКДЗ, ФД4, цифровой интегратор 8 и соответствующий блок 2,,...,2N элементов пам ти образуют замкнутое кольцо фазовой автоподстройки, при этом регистр 27 и ЦАП 28, вход щие в состав каждого из N блоков элементов 21,..,,2М пам ти выполн ют функции преобразовани  цифрового сигнала фазового рассогласовани  с выхода третьего мультиплексора 10 в аналоговый сигнал управлени  перестраиваемым генератором 1, ,...,1N. Демультиплексор 11 осуществл ет подключение требуемого перестраиваемого генератора 1.,,..., 1 „ к кольцу автоподстройки путем подачи импульсов стробировани  на вход регистра

5

0

5

0

5

за врем  размыкани . В синтезаторе частот также обеспечиваетс  посто нство стационарной разности фаз дл  различных генераторов, что в свою очередь исключает паразитные переходные процессы и св занные с ними увеличение флуктуации частоты выходного сигнала.

ФД 4 выполнен в виде цифрового фазового детектора. Сигнал с выхода ДПКД 3 поступает на один из входов формировател  25, который формирует импульсы, длительность которых определ етс  моментами прихода импульсных сигналов с выхода делител  5 частоты и ДПКДЗ и соответствует разности фаз этих сигналов. Сформированные таким образом импульсы поступают на вход измерител  26 временного интервала, где преобразуютс  в цифровой код, при этом на выходе измерител  временных интервалов может быть как положительное число в пр мом коде, так и отрицательное в дополнительном . Знак определ етс  относительно среднего значени , соответствующего длительности импульса формировател  25. равной половине периода частоты сравнени , путем

предустановки измерител  26 временного интервала в среднее положение. Смещение кода св зано с тем, чтобы увести стационарную разность фаз на входе ДФ4 от нулевого значени , которое объ сн етс  наличием в схеме цифрового интегратора 8 и нежелательно с точки зрени  устойчивости кольца автоподстройки. Код с выхода ФД 4 поступает на цифровой интегратор 8, разр дность которого, как правило, больше разр дности измерител  26 временного интервала ФД 4. В этом случае на старшие разр ды цифрового интегратора 8 заводитс  информаци  со старшего разр да ФД 4, отвечающего за знак числа, что обеспечивает накопление цифровым интегратором 8 информации с учетом ее знака. Дл  обеспечени  устойчивости кольца автоподстройки в цифровой интегратор 8 введено форсирующее звено, реализованное, например, с помощью сумматора (не показан). Дл  того, чтобы коэффициент усилени  был больше единицы, достаточно сдвинуть на нужное число разр дов вверх информацию на входе сумматора, объединенном с входом цифрового интегратора 8. Так реализуютс  коэффициенты усилени , кратные 2 (где ,1...). Усреднитель 12 представл ет собой накопительный сумматор и включаетс  путем подачи на его вход в определенный момент, определ емый высоким уровнем на выходе формировател  17 сигналов синхронизатора 13, импульсов стробировани  с выхода элемента И 21. Число этих импульсов кратно 2т (где ,2...) и конкретно определ етс  длительностью сигнала с выхода формировател  17 сигналов. После того, как необходимое число импульсов поступит на вход усреднител  12, низкий уровень на выходе формировател  17 сигналов запретит дальнейшее прохождение через элемент И 21. Первый триггер 22 задним фронтом импульса с формировател  17 сигналов перебрасываетс  в состо ние логической 1 и осуществл ет переключение третьего мультиплексора 10. Очередным импульсом стробировани  через третий формирователь 16 и первый элемент 18 задержки с выхода второго элемента 19 задержки через демуль- типлексор 11 информаци  с выхода усреднител  12 переписываетс  в регистр 27, соответствующего блока

5

0

5

0

5

0

5

0

5

2{ ,...,2N элементов пам ти. Чтобы усреднить накопленную в усреднителе 12 информацию достаточно ее сдвинуть на m разр дов вниз ча входе третьего мультиплексора 10. Этим же импульсом формируетс  сигнал на выходе второго формировател  15, и первый триггер 22 сбрасываетс  в обратное состо ние и его выходной импульс переводит второй и третий триггеры

23и 24 в состо ние логической 1, которое осуществл ет запрет делени  в делителе 5 частоты и в ДПКД 3. Таким образом происходит размыкание кольца автоподстройки с запоминанием потенциала подстройки и синтезатор частоты переходит в состо ние готовности, о чем сигнализирует импульс на выходе первого триггера 22. При поступлении на первом и втором входе управлени  синтезатора частот новой информации на входе первого формировател  14 формируетс  импульс, который сбрасывает третий триггер

24в обратное состо ние и снимает запрет на работу делител  5 частоты При этом измеритель 26 временных интервалов ФД 4 начинает счет импульсов с выхода опорного генератора 6. Кроме того, формирователь 17 сигналов устанавливаетс  в исходное состо ние . При достижении измерителем 26 временных интервалов состо ни , соответствующего переходу через О, на его выходе по вл етс  импульс, который сбрасывает второй триггер

23 в исходное состо ние, тем самым снимаетс  запрет с ДПКД 3, импульс с выхода которого сразу же приводит к формированию заднего фронта импульса формировател  25, при этом длительность последнего близка к половине периода частоты сравнени . В момент действи  импульса с выхода второго триггера 23, который также поступает на вход установки цифрового интегратора 8, импульсом с выхода элемента ИЛИ 20 осуществл етс  предустановка цифрового интегратора 8 в состо ние, соответствующее коду включенного в кольцо автоподстройки регистра 27 соответствующего блока 2,,...,2Н элементов пам ти.

Claims (2)

1. Синтезатор частот, содержащий N параллельно включенных каналов,

каждый из которых содержит последовательно соединенные блок элементов пам ти и перестраиваемый генератор, последовательно соединенные первый мультиплексор, делитель частоты с переменным коэффициентом делени  и фазовый детектор, а также опорный генератор и демультиплексор, при этом выход перестраиваемого генератора каждого из N каналов подключен к соответствующим сигнальным входам первого мультиплексора, вход управлени  которого объединен с управл ющим входом демультиплексора и  вл етс  первым управл ющим входом синтезатора частот, а вход предустановки делител  частоты с переменным коэффициентом делени   вл етс  вторым управл ющим входом синтезатора частот, отличающийс  тем, что, с целью повышени  спектральной чистоты и увеличени  количества выходных частот, введены синхронизатор , делитель частоты и последовательно соединенные второй мультиплексор, цифровой интегратор, усреднитель и третий мультиплексор, при этом вход и выход делител  частоты подключены соответственно к выходу опорного генератора и к второму входу фазового детектора, ин- формационный вход которого соединен с информационным входом цифрового интегратора, выход которого подключен к второму входу третьего мультиплексора , управл ющий вход цифрового генератора соединен с выходом управлени  синхронизатора, вход управлени синхронизатора подсоединен к входу управлени  демультиплексора, первый и второй входы синхронизатора подключены соответственно к первому и второму выходам фазового детектора, установочный вход которого соединен с первым установочным выходом синхронизатора , установочный вход делител  частоты с переменным коэффициентом делени  объединен с входом установки цифрового интегратора и подключен к второму установочному выходу синхронизатора, третий установочный выход которого подключен к установочному входу делител  частоты , выход опорного генератора соединен с тактовым входом фазового детектора , первый, второй и третий выходы стробировани  синхронизатора соответственно подключены к входу стробировани  цифрового интегратора.

 

4783286

к входу стробировани  усреднител , к второму информационному входу де- мульгиплексора, каждый из N выходов которого подключен к входу стробировани  блока элементов пам ти соответствующего из N каналов, выход обнулени  синхронизатора соединен с входом обнулени  усреднител , информационные входы блока элементов пам ти каждого из N каналов объединены и подключены к выходу третьего мультиплексора, цифровой выход блока элементов пам ти каждого из N каналов соединен с соответствующим информационным входом второго мультиплексора .

2. Синтезатор по п. 1, о т л и10

15

0

0

5

чающийс  тем, что синхронизатор содержит последовательно соединенные первьй формирователь импуль- Осов, формирователь сигналов управлени  и второй формирователь импульсов , последовательно соединенные

д третий формирователь импульсов, первый элемент задержки, второй элемент задержки, первый триггер и второй триггер, а также третий триггер, элемент ИЛИ и элемент И, первый вход которого объединен с вторым входом первого триггера и подключен к выходу формировател  сигналов управлени , информационный вход которого объединен с входом третьего формировател  импульсов и  вл етс  первым входом синхронизатора, первый и второй входы элемента ИЛИ подключены соответственно к выходу первого формировател  импульсов и выходу третьего формировател  импульсов, выход элемента ИЛИ  вл етс  первым выходом стробировани  синхронизатора, второй вход элемента И подключен к выходу первого элемента задержки, выход элемента И и выход второго элемента задержки  вл ютс  соответственно вторым и третьим выходами стробировани  синхронизатора, выход первого элемента задержки  вл етс  первым установочным выходом синхронизатора, выход второго формировател  импульсов  вл етс  выходом обнулени  синхронизатора , первьй и второй входы третьего триггера соединены соответственно с выходом первого триггера и вы5 .ходом первого формировател  импульсов ,вход которого  вл етс  входом управлени  синхронизатора,второй вход и выход второго триггера  вл ютс  соответственно вторым входом и вто0

5

0

рым установочным выходом синхронизатора , выход третьего триггера  вл етс  третьим установочным выходом

1 783288

синхронизатора, а выход первого триггера  вл етс  выходом управлени  синхронизатора .

Фиг.