RU1803977C - Цифровой синтезатор частот - Google Patents

Abstract

Цифровой синтезатор частот относитс  к радиотехнике и может быть использован дл  генерации сетки частот в приемопередающей и контрольно-измерительной аппаратуре . Устройство содержит 2 делител  частоты с переменным коэффициентом делени  1, 11, 1 входную шину 2, 1 блок управлени  3, 1 счетчик импульсов 4, 2 кодовых шины 5, 12, цифровой частотно-фазовый детектор 6, 2 цифроаналоговых преобразовател  7, 13, 1 фильтр нижних частот 8, 1 управл емый генератор 9, 1 выходную шину 10, 1 формирователь импульсов 14, 1 шину управлени , 1 триггер Несоответствующими функциональными св з ми. 6 ил,

Description

СО

с

00

о

CJ

о

и

Фиг./

Изобретение относитс  к радиотехнике и может быть использовано дл  генерации сетки частот в приемопередающей и контрольно-измерительной аппаратуре,

Цель изобретени  - расширение области применени  за счет возможности обеспечени  работы с измен ющейс  опорной частотой при одновременном повышении быстродействи  и помехоустойчивости.

На фиг. 1 представлена функциональна  схема цифрового синтезатора частот; на фиг. 2 - функциональна  схема цифрового частотно-фазового детектора; на фиг. 3 - функциональна  схема блока управлени ; на фиг, 4, а - временна  диаграмма последовательности счетных импульсов, поступающих на второй вход блока управлени ; на фиг. 4,6- временна  диаграмма импульсов, поступающих на первый вход блока управлени ; на фиг. 4, в - временна  диаграмма пр мого выхода первого IK-триггера блока управлени ; на фиг. 4, г - временна  диаграмма пр мого входа второго К-триггера блока управлени ; на фиг. 4, д - временна  диаграмма пр мого выхода третьего IK- триггера блока управлени ; на фиг. 4, е - временна  диаграмма пр мого выхода четвертого IK-триггера блока управлени ; на фиг, 4, ж - временна  диаграмма выхода первого элемента 21/1 блока управлени ; на фиг. 4, з - временна  диаграмма выхода второго элемента И блока управлени ; на фиг, 5 - функциональна  схема формировател  импульсов; на фиг. 6, а - временна  диаграмма входной команды ггПам ть, поступающей на первый вход формировател  импульсов; на фиг. 6, б - временна  диаграмма импульса, поступающего на второй вход формировател  импульсов; на фиг. 6, в - временна  диаграмма выхода формировател  импульсов.

Цифровой синтезатор частот (фиг. 1) содержит первый делитель частоты с переменным коэффициентом делени  1, входную шину 2, блок управлени  3, счетчик импульсов 4, первую кольцевую шину 5, цифровой частотно-фазовый детектор 6, первый циф- роаналоговый преобразователь 7, фильтр нижних частот 8, управл емый генератор 9, выходную шину 10, второй делитель частоты с переменным коэффициентом делени  11, вторую шину синтезатора 12, второй цифро- аналоговый преобразователь 13, формирователь импульсов 14, элемент 1/1-НЕ 15, шину управлени  16, триггер 17.

Информационные входы первого усилител  частоты 1 с переменным коэффициентом делени  соединены с первой кодовой шиной, тактовый соединен со входной шиной 2 и со счетным входом счетчика импульсов 4, выходы которого соединены с соответствующими входами первого цифроана- логового преобразовател  7, входы управлени  суммированием и вычитанием соответственно с первым и со вторым выходами частотно-фазового детектора 6, первые кодовые выходы которого соединены с соответствующими входами второго цифро- аналогового преобразовател  13, выход кото0 рого через фильтр нижних частот соединен с первым входом управл емого генератора 9, выход которого соединен с выходной шиной 10 и с тактовым входом второго делител  частоты 11 с переменным коэффициентом

5 делени , выход которого соединен с первым входом записи частотно-фазового детектора б, информационные входы соединены со второй кодовой шиной 12. Выход триггера 17 соединен с управл ющим входом второго

0 делител  частоты 11 с переменным коэффициентом делени , вход запуска с выходом элемента И-НЕ 15, первый вход которого соединен с первым выходом блока управлени  3, второй вход - со входом сброса триг5 гера 17 и с выходом формировател  импульсов 14, первый вход которого соединен с шиной управлени , второй вход - со вторым входом блока управлени  3, первые и вторые кодовые входы которого соедине0 ны со вторыми и с третьими кодовыми выходами частотно-фазового детектора 6, информационные входы которого соединены с соответствующими выходами первого делител  частоты 1 с переменным коэффи5 циентом делени , выход переноса которого соединен с первым входом блока 3 управле-. ни , второй вход которого соединен с входной шиной 2, третий и четвертый выходы соединены соответственно с тактовым вхо0 дом и со вторым входом записи частотно- фазового детектора 6, при этом выход первого цифроаналогового преобразовател  7 соединен со вторым входом управл емого генератора 9,

5Цифровой частотно-фазовый детектор 6 (фиг. 2) содержит статический регистр 18, счетчик 19, блок запрета 20, два D-триггера 21 и 22, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 23, элемент И-НЕ 24 и элемент И 25.

0 С-вход разрешени  записи в статического регистра 18  вл етс  первым входом записи частотно-фазового детектора, а D-вхо- ды счетчика 19  вл ютс  информационными входами цифрового частотно-фазового детек5 тора, С-вход записи параллельного кода счетчика 19  вл етс  вторым входом записи цифрового частотно-фазового детектора, а Т-вход счетчика 19  вл етс  тактовым входом цифрового частотно-фазового детектора . Кодовый выход счетчика 19 соединен с

входом статического регистра 18 и  вл етс  вторым кодовым выходом цифрового частотно-фазового детектора. Кодовый выход статического регистра 18 соединен с входом блока запрета 20 и  вл етс  третьим выходом цифрового частотно-фазового детектора, причем К-й разр д статического регистра 18 соединен с С-входом первого D-триггера 21, а и нверсный выход К-го разр да статического регистра 18 соединен с С-входом второго D- три ггера 22 и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23, второй вход которого соединен с (К-1)-м выходным разр дом ста- тич|еского регистра 18. Выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 соединен с О-йходами обоих D-триггеров 21 и 22, пр мы выходы D-триггеров 21 и 22 соединены с входами элемента И-НЕ 24, выход которого Соединен с R-входами обоих D-триггеров 21 и 22. Инверсные выходы D-триггеров 21 и 21 соединены с входами элемента И 25, пршем инверсный выход первого D-триггера 1  вл етс  первым выходом цифрового частотно-фазового детектора, а инверсный выфд второго D-триггера 22  вл етс  вто- рым выходом цифрового частотно-фазового детектора. Выход элемента И 25 соединен с упрзвл ющим входом блока запрета 20, которой выход которого  вл етс  первым кодовые выходом цифрового частотно-фазового детектора.

Блок управлени  3 (фиг. 3) содержит четыре IK-триггера 26, 27, 28, 30, три элемента НЕ J31, 35, 39, четыре элемента И 29, 32, 33, 34, |ри элемента И-НЕ 37, 38, 40 и элемент сравнени  36.

РХОД первого элемента НЕ 31 соединен с пе|рвым входом блока управлени , выход - с CJ-входом первого I К-триггера 26, пр мой и инверсный выходы которого соединены соответственно с I- и К-входами второго IK- трифера 27, пр мой и инверсный выходы которого соединены соответственно с I- и К-вх)дами третьего IK-триггера 28, пр мой и инверсный выходы которого соединены соотзетственно с I- и К-входами четвертого IK-триггера 30, пр мой выход которого сое- дине н с третьим выходом блока управлени , с первым входом первого элемента И, с I- и К-вхфдами первого IK-триггера 26 и с пер- вым ходом второго элемента И 32, второй вход которого соединен с К-входом четвертого К-триггера 30, выход - с первым входом первого элемента И-НЕ 37, выход которого соединен с первым входом второ- го элемента И-НЕ 38, выход которого соединен ф первым выходом блока управлени , второй вход - через второй элемент НЕ 35 с выходом элемента сравнени  кодов 36, выход которого соединен со вторым

входом первого элемента И-НЕ 37, выход - с первым входом третьего элемента И-НЕ 40, выход которого соединен с третьим входом второго элемента И-НЕ 38, второй вход - с выходом третьего элемента И 33, первый вход которого соединен с инверсным выходом четвертого IK-триггера 30 и с 1-входом первого IK-триггера 26, второй вход - с 1-входом четвертого IK-триггера 30 и со вторым входом первого элемента И 29, третий вход которого соединен с 1-входом третьего IK-триггера 28, выход - через третий элемент НЕ 39 со вторым выходом блока управлени  и непосредственно с управл ющим входом элемента сравнени  кодов 36 и с первым входом четвертого элемента И 34, выход которого соединен с четвертым выходом блока управлени , второй вход - с С-входами второго, третьего, четвертого IK- триггеров 27, 28, 30 и со вторым входом блока управлени , причем управл ющие входы и элемента сравнени  кодов 36 соединены с шиной логического нул , а кодовые входы А и В элемента сравнени  кодов 36 соединены соответственно со вторыми и третьими кодовыми входами блока управлени .

Формирователь импульсов 14 (фиг. 5) содержит четыре элемента И-НЕ 41, 42, 43, 44 и элемент НЕ 45.

Первый вход первого элемента И-НЕ 41  вл етс  вторым входом формировател  импульсов . Второй вход первого элемента И- НЕ 41 соединен с выходом второго элемента И-НЕ 42 и с входом элемента НЕ 45. Первый вход второго элемента И-НЕ 42 соединен с первым входом третьего элемента И-НЕ 43 и  вл етс  первым входом формировател  импульсов. Выход третьего элемента И-НЕ 43 соединен с первым входом четвертого элемента И-НЕ 44, выход которого соединен с вторыми входами второго элемента И-НЕ 42 и третьего элемента И-НЕ 43, Выход первого элемента И-НЕ 41 соединен с третьим входом второго элемента И-НЕ 42 и вторым входом четвертого элемента И-НЕ 44. Выход элемента НЕ 45  вл етс  выходом формировател  импульсов .

Установка частоты управл емого генератора 9 осуществл етс  путем изменени  коэффициентов делени  первого I, второго II делителей частоты с переменными коэффициентами делени , а также путем изменени  частоты входного сигнала твх.

При изменении частоты входного сигнала fax на шину 16 цифрового синтезатора поступает команда г/Пам ть, длительность которой определ етс  временем переключени  частоты входного сигнала.

Коэффициенты MI и Ni, поступающие соответственно по кодовым шинам 5 и 12 синтезатора частот, в соответствии с принципами ФАПЧ обеспечивают установку частоты выходного сигнала синтезатора согласно выражению:

Vi wt fexi где f вхг частота входного сигнала синтеза- тораГ

fyri - частота управл емого генератора 9,

Ni, Mi - коэффициенты делени  соответственно первого I и второго I делителей частоты с переменными коэффициентами делени .

Выбор коэффициентов делени  основан на использовании алгоритма Евклида, представл ющее любое рациональное число в виде конечной цепной дроби,

При поступлении счетных импульсов входного сигнала частотой fBxi, поступающих от входной шины 2 через блок управлени  3, а также опорных импульсов частотой fexi

fonr

Ni

поступающих через блок управлеNI- ни  3, и двоичного числа -у- от делител  с

переменным коэффициентом делени  I соответственно на второй вход записи, тактовый вход и информационные входы цифрового частотно-фазового детектора 6 вызывают изменение выходного кода счетчика 19 по пилообразному закону с частотой foni, равной частоте опорных импульсов.

Под воздействием импульсов управл емого генератора 9, поступающих через второй делитель частоты с переменным коэффициентом делени  II на второй вход записи цифрового частотно-фазового детектора 6,происходит запись двоичного кода из счетчика 19 в статический регистр 18. На выходе статического регистра 18 формируетс  двоичный код, пропорциональный разности фаз опорного импульсов и импульсов управл емого генератора 9.

В режиме синхронизма выходной код статического регистра 18 поступает через открытый блок запрета 2U на первые кодовые выходы цифрового частотно-фазового детектора 6. Этот выходной код цифрового частотно-фазового детектора 6,  вл ющийс  кодом сигнала ошибки системы фазовой авто подстройки частоты (ФАПЧ), после преобразовани  в напр жение с помощью циф- роаналогового преобразовател  13 поступает через фильтр нижних частот 8 на управл емый генератор 9. Код сигнала

и

10

15

20

25

30

35

40

45

50

55

ошибки поддерживает на входе управл емого генератора 9 примерно посто нный урбвень управл ющего напр жени , обеспечивающий по принципам ФАПЧ необходимую частоту колебаний синхронизируемого управл емого генератора 9 и в соответствии с установленными коэффициентами делени  первого I и второго II делителей частоты с переменными коэффициентами делени . Установка коэффициентов делени  первого 1 и второго 11 делителей с переменными коэффициентами делени  осуществл етс  соответственно по входным кодовым шинам 5 и 12.

При переключении с одной частоты на

другую (например, -когда for 1+1 ..У7 )

Mi + 1

разность фаз опорных импульсов и импульсов управл емого генератора 9, прошедших через второй делитель частоты с переменным коэффициентом делени  II, убывает от цикла к циклу в направлении от 2п до 0. Одновременно уменьшаетс  от цикла к циклу величина двоичного кода на первом выходе цифрового частотно-фазового детектора 6.

Когда разность фаз опорных импульсов управл емого генератора 6 достигнет 0, и переходит это значение,происходит скачкообразное изменение разности фаз этих сиг- налов от 0 до 2л; и производитс  переключение старшего К разр да статического регистра 18 из О в , с помощью которого осуществл етс  запись 1 с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 в первый D-триггер 21. На пр мом выходе этого D-триггера 21 по вл етс  1 и на инверсном выходе - О. Срабатывание D- триггера 21 переключает систему ФАПЧ из режима сравнени  фаз в режим сравнени  частот.

Нулевой уровень инверсного выхода первого D-триггера 21 формирует О на выходе элемента И 25, который поступал на управл ющий вход блока запрета 20, осуществл ет установку нулевого напр жени  на выходе цифроаналогового преобразовател  13, соответствующего середине фазовой характеристики детектора.

Установка нулевого напр жени  осуществл етс  путем формировани  О на младших (К-1) выходах и 1 на старшем К-выходе блока запрета 20. .

Единичный уровень пр мого входа первого D-триггера 21 поступал на вход сложени  реверсивного счетчика 4, вызывает изменение его выходного кода и, следовательно , изменение управл ющего напр жени  на втором входе управл емого

генератора 9 с максимальной скоростью, определ емой частотой входного сигнала, поступающего на счетный вход реверсивного: счетчика 4. Под воздействием измен ю- щ|егос  управл ющего напр жени  происходит перестройка частоты управл е- генератора 9 в сторону уменьшени  частотной расстройки, что вначале вызывает; уменьшение скорости изменени  разности фаз опорных импульсов и импульсов управл емого генератора, а затем после из- м€нени  направлени  скорости разности фгз этих сигналов происходит ее увеличение в направлении от 0 до 2л.

; Когда разность фаз опорных импульсов и импульсов управл емого генератора до- ст|1.гает 2л и переходит это значение, происходит скачкообразное изменение разности фаз этих сигналов от 2л до 0 и производитс  переключение инверсного выхода старшего «-разр да статического регистра 18 из О в 1, с помощью которого осуществл етс  запись 1 с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 во второй D- трчггер 22. На пр мом выходе этого D-i риггера 22 по вл етс  1, а на инверсном - О. По вление единичных уровней на обоих входах элемента И-НЕ 42 вызывает по вление нулевого уровн  на его выходе, который, воздейству  на Р-входы обоих D- тр(/ ггеров 21 и 22, осуществл ет их сброс в иоодные состо ни . На пр мых выходах обоих D-триггеров 21 и 22 по вл ютс  О, на инверсных - 1.

; На выходе реверсивного счетчика 4 фиксируетс  значение двоичного кода и соответствующее ему напр жение на выходе циороаналогового преобразовател  7. По команде единичного уровн  на управл ющем входе блока запрета 20 включаетс  ре- сравнени  фаз, т.е. происходит

жи зам

ыкание системы ФАПЧ.

Одновременно после сброса обоих D- три теров 21 и 22 на выходе элемента И-НЕ 24 Е новь по вл етс  единичный уровень, раз- peu. ающий работу этих D-триггеров 21 и 22.

Аналогично происходит работа цифро- вог синтезатора частот при переключении с одной частоты на другую, когда

fyri

foni-fK . Только в этом случае переход

Mj + r

в режим сравнени  частот осуществл етс  после срабатывани  второго D-триггера 22, а переход в режим сравнени  фаз осуществл етс  после кратковременного срабатывани  первого D-триггера 21 и сброса обоих D-триггеров 21, 22 в исходные состо ни .

Три смене частоты входного сигнала команда Пам ть (фиг. 6а), поступающа 

по шине 16 на первый вход формировател  импульсов 14, устанавливает в момент времени ti на его выходе О (фиг. 6в), этот нулевой уровень, воздейству  на второй

вход элемента И-НЕ 15, инверсный R-вход триггера 17, устанавливает О на выходе этого триггера и, следовательно, на входе управлени  второго делител  частоты с переменным коэффициентом делени  II. Нуле0 вой уровень на входе управлени  второго делител  частоты с переменным коэффициентом делени  II запрещает работу этого делител  частоты, т.е. с момента времени t2 (фиг. 6в) на его выходе отсутствуют импуль5 сы управл емого генератора 9. В статическом регистре 18 (фиг. 2) фиксируетс  код сигнала ошибки и цифровой синтезатор частот переходит з режим пам ти. После смены частоты входного сигнала и выключе0 ни  команды I/ Пам ть в момент времени т.2 нулевой уровень (фиг, 6в) на выходе формировател  импульсов блокируетс  с помощью элементов И-НЕ 43 и 44 (фиг. 5) до момента времени, когда пройдет команда от

5 блока управлени  3 на второй вход формировател  импульсов 14.

Блок управлени  3 формирует команды , необходимые дл  совместной работы цифрового частотно-фазового детектора 6,

0 формировател  импульсов 14 и цепи выключени  триггера 17.

Формирование команд блоком управлени  3 осуществл етс  следующим образом. При поступлении импульсов входного

5 сигнала (фиг. 4а) и импульсов с выхода первого делител  частоты с переменным коэффициентом делени  I (фиг. 46) соответственно на второй и первый входы блока управлени  3 производитс  последователь0 ное включение 1К-триггера 26 (фиг. 4в) в момент времени ti.второго IK-триггера 27 (фиг. 4г) в момент времени тздретьего IK- триггера 28 (фиг. 4д) в момент времени ta и четвертого IK-триггера 30 (фиг. 4е) в момент

5 времени t/j. После включени  четвертого IK- триггера 30 в момент времени t4 происходит выключение сначала первого IK-триггера 26, а затем последовательное выключение второго IK-триггера 27 (фиг. 4г) в момент време0 ни ts, третьего IK-триггера 28 (фиг. 4д) в момент времени te и четвертого IK-триггера 30 (фиг. 4е) в момент времени t.

Нулевой уровень на выходе элемента И 29 (фиг. 4,ж) в течение временного интерва5 ла t2-t запрещает поступление импульсов на четвертый выход блока управлени  3 и, следовательно, на второй вход записи цифрового частотно-фазового детектора 6, что вызывает фиксацию выходного кода счетчика 19 (фиг. 2) в течение указанного временем

ного интервала. Одновременно нулевой уровень с выхода элемента И 29, поступа  на управл ющий вход схемы сравнени  кодов 36,переводит ее в режим определени  неравенства чисел А и В, поступающих с выходов статического регистра 18 и счетчика 19 цифрового частотно-фазового детектора (фиг. 2) соответственно на вторые и третьи пороговые входы блока управлени  6. Команда с выхода элемента И 29 поступа- ет через элемент НЕ 34 в виде единичного уровн  на второй выход блока управлени  3 и, следовательно, на второй вход формировател  импульсов 14 (фиг. 66). После окончани  действи  команды на втором входе формировател  импульсов 14 в момент времени ta на выходе формировател  импульсов 14 (фиг. 6в)устанавливаетс  1, котора  открывает цепь выключени  триггера 17.

Импульс нулевого уровн  с пр мого вы- хода четвертого IK-триггера 30 (фиг. 4е) в течение временного интервала , поступа  на третий вход блока управлени  3 и, следовательно, на тактовый вход цифрового частотно-фазового детектора (Фиг. 2), произ-

Ni+1 водит занесение двоичного числа в

счетчик 19, что приводит к изменению выходного кода счетчика 19 с максимального

Ni+1 значени  - - до минимального, равного

N-,-1

. Команды, формируемые на выходе

элемента И 32 (фиг. 4з) и элемента И 33 (фиг. 4и);осуществл ют считывание инфор- мации соответственно с выхода схемы сравнени  кодов 36 в течение временного интервала при максимальном значении выходного кода счетчика 19 и с выхода схемы сравнени  кодов 36 в течение временного интервала te-t при минимальном значении выходного кода счетчика 19.

Таким образом, после выключени  команды if Пам ть и после окончани  импульса , поступающего со второго выхода блока управлени  3 на второй вход формировател  импульсов 14 на инверсном R-вхо- де триггера 17 и на втором входе элемента И-НЕ 15 устанавливаетс  1, котора  открывает цепь выключени  триггера 17. В течение одного полного цикла работы счетчика 19, когда на управл ющем входе схемы сравнени  кодов 36 присутствует 1, определ етс  момент равенства выходных кодов счетчика 19 и статического регистра 18.

При равенстве выходных кодов счетчика 19 и статического регистра 18 на выходе схемы сравнени  кодов 36 формируетс  импульс единичного уровн , который через элемент НЕ 35 и элемент И-НЕ 38 поступает на первый выход блока управлени  3.

Импульс единичного уровн  с первого выхода блока управлени  воздейству  через элемент И-НЕ 15 на инверсный S-вход триггера 17 производит его выключение.

При переключении выхода триггера 17 из О в 1 производитс  занесение кода Mi+1 во второй делитель частоты с переменным коэффициентом делени  II и разрешение его работы. При этом замыкание системы фазовой автоподстройки частоты происходит с значени  разности фаз опорных импульсов и импульсов управл емого генератора, которое было до переключени  частоты входного сигнала, т.е. до включени  команды ;Пам ть.

Переключение частоты выходного сигнала цифрового синтезатора частот, использующем цифровой частотно-фазовый детектор типа выборка-запоминание, вызывает изменение полосы удержани  фазовой системы за счет изменени  частоты сравнени  в контуре ФАПЧ.

Известно, что в цифровых синтезаторах частот, использующих грубый канал настройки , могут происходить захваты сигнала на участках фазовой характеристики, которые после переключени  синтезатора (при повышении частоты сравнени ) оказываютс  вне полосы удержани  фазовой системы. В этом случае в течение одного полного цикла работы счетчика 19 не происходит равенства выходных кодов этого счетчика и статического регистра 18, что приводит к нарушению работы синтезатора . Дл  -повышени  стабильности работы синтезатора после поступлени  следующего импульса с выхода первого делител  частоты с переменным коэффициентом делени  I на первый вход блока управлени  3 и формировани  комад на выходах 32 и 33 элементов И производитс  считывание информации с выходов и схемы сравнени  кодов 36 блока управлени . При этом замыкание системы фазовой автоподстройки частоты происходит при максимальном по абсолютному значению амплитуды фазовой ошибки, что вызывает быстрый переход цифрового синтезатора в режим сравнени  частот, работа которого была рассмотрена ранее.

Claims (3)

1. Цифровой синтезатор частот, содержащий первый делитель частот с переменным коэффициентом делени , информационные входы которого соединены с первой кодовой шиной, тактовый вход соединен с входной шиной и со счетным входом счетчика импульсов, выходы которого соединены с соответствующими входами первого цифро- аналогового преобразовател , входы управлени  суммированием и вычитанием - соответственно с первым и с вторым выходами Частотно-фазового детектора, первые кодо- Јые выходы которого соединены с соответ- ствующимивходами второго цифроаналогового преобразовател , выход оторого через фильтр нижних частот соеди- нен с первым входом управл емого генера- fopa, выход которого соединен с выходной ииной и с тактовым входом второго делите- /  частоты с переменным коэффициентом I елени , выход которого соединен с первым входом записи частотно-фазового детектора , информационные входы соединены с второй кодовой шиной, отличающий- тем, что, с целью расширени  области Применени  за счет возможности обеспечени  работы с измен ющейс  опорной часто- тэй при одновременном повышении быстродействи  и помехоустойчивости, в нзго введены формирователь импульсов, элемент И-НЕ, блок управлени , шина управлени  и триггер, выход которого соеди- нзн с управл ющим входом второго долител  частоты с переменным коэффици- ентом делени , вход запуска - с выходом элемента И-НЕ, первый вход которого соединен с первым выходом блока управлени , второй вход - с входом сброса триггера и с выходом формировател  импульсов, пер- вь и вход которого соединен с шиной управлени , второй вход - с вторым выходом блока управлени , первые и вторые кодовые входы которого соединены соответственно с вторыми и с третьими кодовыми выходами ча :тотно-фазового детектора, информацией -)ые входы которого соединены с соответ- гующими выходами первого делител 

ст

43

тоты с переменным коэффициентом де

лв 1и , выход переноса которого соединен с 40 пе вым входом блока управлени , второй

вх

Я которого соединен с входной шиной.

третий и четвертый выходы соединены соот- ве1|ственно с тактовым входом и с вторым входом записи частотно-фазового детекто- ра,-при этом выход первого цифроаналого- воф преобразовател  соединен с вторым входом управл емого генератора.

2. Синтезатор поп.1, отличающий- с   тем, что блок управлени  содержит три элемента НЕ, четыре IK-триггера, три эле- мекта И-НЕ, четыре элемента И и элемент сра знени  кодов, причем вход первого элемента НЕ соединен первым входом блока управлени , выход - с С-входом первого IK-тэиггера, пр мой и инверсный выходы которого соединены соответственно с I- и К-в одами второго IK-триггера, пр мой и инверсный выходы которого соединены соответственно с I- и «-входами третьего

5 0

0

5

0

5

0

5

0 5

IK-триггера, пр мой и инверсный выходы которого соединены соответственно с I- и К- входами четвертого IK-триггера, пр мой выход которого соединен с третьим выходом блока управлени , с первым входом первого элемента И, с S- и К-входами первого IK-триггера и с первым входом второго элемента И, второй вход которого соединен с К-входом четвертого IK-триггера, выход - с первым входом первого элемента И-НЕ, выход которого соединен с первым входом второго элемента И-НЕ, выход которого соединен с первым выходом блока управлени , второй вход через второй элемент НЕ - с выходом элемента сравнени  кодов, выход которого соединен с вторым входом первого элемента И-НЕ, выход - с первым входом третьего элемента И-НЕ, выход которого соединен с третьим входом второго элемента И-НЕ, второй вход - с выходом третьего элемента И, первый вход которого соединен с инверсным выходом четвертого IK-триггера и с l-входом первого IK-триггера, второй вход-с 1-входом четвертого IK-триггера и с вторым входом первого элемента И, третий вход которого соединен с 1-входом третьего IK-триггера, выход - через третий элемент НЕ с вторым выходом блока управлени  и непосредственно - с управл ющим входом элемента сравнени  кодов и с первым входом четвертого элемента И, выход которого соединен с четвертым выходом блока управлени , второй вход - с С-входами второго, третьего, четвертого IK-триггеров и с вторым входом блока управлени , причем управл ющие входы и элемента сравнени  кодов соединены с шиной логического нул , а кодовые входы А и В элемента сравнени  кодов соединены соответственно с вторыми и третьими кодовыми входами блока управлени .

3. Синтезатор по п. 1, отличающий- с   тем, что формирователь импульсов содержит четыре элемента И-НЕ и элемент НЕ, причем первый вход первого элемента И-НЕ соединен с вторым входом формировател , а первый вход второго элемента И- НЕ соединен с первым входом третьего элемента И-НЕ и  вл етс  первым входом формировател  импульсов, выход третьего элемента И-НЕ соединен с первым входом четвертого элемента И-НЕ, выход которого соединен с вторыми входами второго и третьего элементов И-НЕ, выход первого элемента И-НЕ соединен с вторым входом четвертого элемента И-НЕ и третьим входом второго элемента И-НЕ и входом элемента НЕ, выход которого соединен с выходом формировател  импульсов.

Фиг. 2

Фиг.З

. Ц

Г

L.

Фиг. 5

I

/ t

Z

i

///

J

I

о)

$)

&)

Фиг.6

/ с

П

i

is

i