SU694982A1 - Устройство синхронизации - Google Patents

Description

1

Изобретение относитс  к св зи и может использоватьс  дл  синхронизации и фазировани  местных генераторов приемников систем св зи.

Известно устройство синхронизации, содержащее опорный генератор, формирователь импульсов, элементы И и И-НЕ и последовательно соединенные делитель частоты и дискриминатор знака рассогласовани  .

Однако известное устройство имеет недостаточную точность синхронизации.

Целью изобретени   вл етс  повышение точности синхронизации.

Дл  этого в устройство синхронизации, содержащее опорный генератор, формирователь импульсов, элементы И и И-НЕ и последовательно соединенные делитель частоты и дискриминатор знака рассогласовани , введены блок управлени  и (и+1) разр дный регистр сдвига, при этом выходы трех последних разр дов («+) разр дного регистра сдвига через блок управлени  подключены к первому входу первого разр да, к второму входу которого подключен выход второго разр да («+1) разр дного регистра сдвига, а выходы первого разр да () разр дного регистра сдвига подключены соответственно к входу делител  частоты и к первому входу

формировател  импульсов, второй вход которого объединен с соответствующим входом дискриминатора знака рассогласовани , выходы которого подключены соответственно к первым входам элементов И и И-НЕ, два других входа которых объединены между собой попарно и подключены к соответствующим выходам формировател  импульсов, выход элемента И подключен к соответствующему входу блока управлени  и к соответствующему входу (п+1) разр да (л+1) разр дного регистра сдвига, а выход элемента И-НЕ подключен к соответствующим входам блока управлени  и «п разр да (л+1) разр дного регистра сдвига, к тактовым входам (л+1) разр дов которого подключены выход опорного генератора.

На чертеже приведена структурна  электрическа  схема предложенного устройства .

Устройство синхронизации содержит («+) разр дный регистр сдвига 1, опорный генератор 2, блок управлени  3, формирователь 4 импульсов, элемент 5, дискриминатор 6 знака рассогласовани , элемент И 7 и делитель частоты 8.

На чертеже показаны также первый и второй разр ды 9 и 10 соответственно и три последних разр да («-1) и («-f 1) И, 12 и 13 соответственно (n+l) разр дного регистра сдвига 1. Устройство работает следующим образом . (л+1) разр дный регистр сдвига 1 образует управл емый делитель частоты с обратными св з ми. Управление коэффициентом делени  осуществл етс  с выхода дискриминатора 6. При отсутствии входного сигнала, поступающего на вход дискриминатора 6, на обоих его выходах имеет место нулевой потенциал. На выходах элементов И-НЕ 5 и И 7 уровни будут соответственно равны логической единице (лог. 1) и логическому нулю (лог, OJ. В этом случае последний разр д 13 (n+l) разр дного регистра сдвига 1 выключен и коэффициент делени  регистра равен .(2-fn}. При посту-плении входного сигнала на дискриминатор 6, попадающего в зону исключени , дискриминатор 6 вырабатывает сигналы, уровни которых на первых входах элементов И-НЕ 5 и И 7 равны соответственно лог. 1 и лог. О, а на другие входы элементов И-НЕ 5 и И 7 с выхода формировател  4 один раз за период передачи одного символа информации подаетс  сигнал, имеющий уровень лог. 1 и длительность , равную периоду сигнала (п-1} разр дного регистра сдвига 1, так как на первый вход формировател  4 подаетс  сигнал с первого разр да 9 (rt+l) разр дного регистра сдвига 1, а на второй вход формировател  4 подаетс  периодический сигнал с выхода делител  частоты 8. Таким образом, на выходе элемента И- НЕ 5 однократно потенциал будет иметь уровень лог. О, а на выходе элемента И 7 сохранитс  уровень лог. 0. В этом случае разр д 13 (д+1) разр дного регистра сдвига 1 окажетс  отключенным, а разр д 12 отключенным однократно. Коэффициент делени  («+). разр дного регистра сдвига 1 однократно будет равен (2-f-n-1). При поступлении входного сигнала, попадающего в зону добавлени , дискриминатор 6 вырабатывает сигналы, уровни которых на первых входах элементов И-НЕ 5 и И 7 равны соответственно лог. О и лог. 1. Формирователь 4, как и в предыдущем случае, однократно вырабатывает потенциал лог. 1. На выходе элемента И-НЕ 5 будет посто нно потенциал лог. 1, а на выходе элемента И 7 будет однократно лог. 1. Разр д 12 (л+1) разр дного регистра сдвига 1 будет подключен посто нно, а разр д 13 будет подключен однократно. Коэффициент делени  () разр дного регистра сдвига 1 однократно будет равен ()Таким образом, обеспечиваетс  управление коэффициентом делени  на +1 двух последовательно включенных делителей частоты { -f 1) разр дного регистра сдвига 1 и делител  частоты 8. При реализации устройства синхронизации на У/С триггерах и при использовании в качестве первого разр да 9 («+) разр дного регистра сдвига 1 JK. триггера с трем  / или с трем  /С входами роль блока управлени  6 могут выполн ть эти три входа первого разр да 9. Так как все тактовые входы (п+1) разр дов («+) разр дного регистра сдвига 1 подключены непосредственно к выходу опорного генератора 2 и входы триггеров (разр дов) подключены к выходам предыдущих триггеров (разр дов) без промежуточных элементов , то быстродействие (.n+l) разр дного регистра сдвига 1 будет равно быстродействию одиночного триггера. Подключение тактовых входов триггеров (первые входы) формировател  4 к выходу первого разр да 9 позвол ет допускать задержку импульсов , поступающих на соответствующие входы разр дов 12 и 13, большую, чем два такта частоты опорного генератора 2. При реализации предложенного устройства на Д триггерах в качестве блока управлени  3 можно использовать один из логических элементов: трехвходовой элемент И, трехвходовой элемент И-НЕ, трехвходовой элемент ИЛИ-НЕ, элемент 2И-ЗИЛИ- НЕ и другие. За счет задержки в блоке управлени  3 гранична  частота (точность синхронизации ) устройства, реализованного на Д триггерах, по сравнению с устройством на JK триггерах меньше предельной на 10- 15%. Предложенное устройство позвол ет реализовать максимально возможную точность синхронизации и фазировани  местных генераторов . Фор мул а изобретени  Устройство синхронизации, содержащее опорный генератор, формирователь импульсов , элементы И и И-НЕ и последовательно соединенные делитель частоты и дискриминатор знака рассогласовани , отличающеес  тем, что, с целью повышени  очности синхронизации, введены блок управлени  и (tt+1) разр дный регистр двига, при этом выходы трех последних азр дов (п+1) разр дного регистра сдвиа через блок управлени  подключены к ервому входу первого разр да, к второму ходу которого подключен .выход второго азр да (п+1) разр дного регистра сдвиа , а выходы первого разр да (и-fl) раз дного регистра сдвига подключены соотетственно к входу делител  частоты и к ервому входу формировател  импульсов, торой вход которого объединен с соответтвующим входом дискриминатора знака ассогласовани , выходы которого подключены соответственно к первым входам элементов И и И-НЕ, два других входа которых объединены между собой попарно и подключены к соответствующим выходам формировател  импульсов, выход элемента И подключен к соответствующему входу блока управлени  и к соответствующему входу (п+1) разр да (n+l) разр дного регистра сдвига, а выход элемента И-НЕ

подключен к соответствующим входам блока управлени  и п разр да («+) разр дного регистра сдвига, к тактовым входам (л+1) разр дов которого подключен выход опорного генератора.

Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 478451, кл. Н 04L /02, 1972 (прототип).