SU743220A1 - Устройство дл передачи информации - Google Patents

Description

1

Изобретение относитс  к электросв зи и может использоватьс  в телеметрии .

Известно устройство дл  передачи информации, содержащее входной преобразователь аналог-цифра , п-выходов которого соединены с входами блока вычитани , к другим входам которого подключены выходы сумматора, к двум управл ющим входам которого и к управл ющим входам формировател  выходного сигнала подключены знаковые выходы блока вычитани , причем к синхронизирующим входам входного преобразовател  аналог-цифра, блока вычитани , формировател  выходного сигнала и сумматора подключен выход синхронизатора 1.

Однако в известном устройстве наблюдаетс  значительное количество ошибок передачи и избыточность информации .

Цель изобретени  - уменьшение ошибок передачи и избыточности передаваемой информации.

Дл  этого в устройство дл  передачи информации, содержащее входной преобразователь аналог-цифра, п-выходов которого соединены с входами блока вычитани , к другим входам которого подключены выхо,цы сумматора, к двум управл ющим входим которого и к управл ющим входамформировател  выходного сигнёша подключены знаковые выходы блока вычитани , причем к синхронизирующим входам входного Преобразовател  ангшог-цифра, блока вычитани , формировател  выходного сигнала и сумматора подключен выход

10 синхронизатора, введены блок выделени  сигнаша старшего разр да и блок кодировани  сигнала старшего разр да, при этом п-информационных выходов блока вычитани  подк,пючены

15 к входам блока выделени  сигнала старшего разр да, (п-к) выходов которого , где (п-1) : к О, подключены к дополнительным входам сумматора и к входам блока кодировани  сигнала

20 старшего разр да, выходы которого подключены к информационным входам формировател  выходного сигнала, кроме того, блок выделени  сигнала старшего разр да содержит (п-1) ин25 верторов, (п-1) элементов И и элемент ИЛИ,, при этом выход каждого из инверторов подключен к одному из ВХОДОВсоответствующего элемента И и к одному из входов всех последую30 щих элементов И, другой вход каждого

из элементов И соединен с входом последующего инвертора, вход каждого из инверторов  вл етс  одним из входов блока выделени  сигнала старшего разр да, выходами которого  вл ютс  выходы всех элементов И, кроме первых (ftf-1) элементов И, и выход элемента ИЛИ, к входам которого подключены вход первого инвертора и выходы (К-1) первых элементов И, кроме того блок кодировани  сигнала старшего разр да содержит коммутатор и (п-К)/  чеек, состо щих из элемента ИЛИ и двух элементов И, при этом первый вход первого элемента И соединен с первым входом элемента ИЛИ, выход которого соединен с первым входом второго элемента И, к второму входу которого и второму входу первого элемента И подключены выходы коммутатора , первый и второй входы каждого из элементов ИЛИ соединены с дополнительными входами элемента ИЛИ последующей  чейки и  вл ютс  входами блока кодировани  сигнала старшего разр да, выходами которого  вл ютс  выходы элементов И (где п - число выходов, а К - число разр дов).

На чертеже приведена структурна  электрическа  схема предложенного устройства.

Устройство дл  передачи информации содержит блок 1 вычитани , входной преобразователь 2 аналог-цифра, сумматор 3, синхронизатор 4, блок 5 выделени  сигнала старшего разр да, блок б кодировани  сигнала старшего разр да, формирователь 7 выходного сигнала, кроме того, блок 5 выделени  сигнала .старшего разр да состоит из (п-1) элементов 8, 9, 10 и 11 И, (п-1) инверторов 12, 13, 14 и 15 и элемента 16 ИЛИ, а блок 6 кодировани  сигнала старшего разр да состоит из (п-К)/2  чеек, кажда  из которых состоит из элемента 17 ИЛИ (или 18) и двух элементов 19 и 20 И (или 21 и 22) и коммутатора 23.

Устройство работает следующим образом .

Синхронизатор 4 вырабатывает сигналы , необходи1 ие дл  обеспечени  работы всех основных блоков устройства . Входной сигнал Л (-t) в преобразователе 2 аналог-цифра представл етс  в виде периодически следующих п-радр дных двоичных сигналов в параллельной форме, которые подаютс  в блок 1 вычитани , на вторые входы которого с выхода сумматора 3 поступают в цифровой форме значени  оценок (t) входного сигнала Л (t) . Блок 1 вычитани  вычисл ет величину и знак разности двух входных величин представл емых в виде цифровых сигналов .

В блоке 5 выделени  сигнала определ етс  сигнал старшего разр да, не равный нулю. Например, если на вход

блока 5 выделени  сигнала поступает сигнал 00101011, то на его третьем выходе будет сигнал, свидетельствующий о том, что третий разр д равен 1 Этот сигнал подаетс  одновременно в сумматор 3 и блок 6 кодировани  сигнала старшего разр да. На вход сумматора 3 подаютс  также сигналы знака разности 4+ или -). Число, соответствующее вьщеленному сигналу старшего разр да, добавл етс  к ранее записанному в сумматоре 3 числу, В блоке 6 кодировани  формируетс  сигнал в виде неравномерного кода. При этом числа 1,2,4,8,16... представл ютс  соответственно сигналами 1,10,11,110,111. В формирователе 7 формируетс  сигнал с учетом знака разности. Так, если на вход блока 6 кодировани  подавались числа -1, -2, -4, -8 и -1б.,то на выходе формировател  7 вырабатывсиотс  соответственно сигнала 0,01, 00,001 и 000. Сигналы с мен йзщимс  числом разр дов представл ютс  в непрерывной или импульсной форме.

Схема блока 5 выделени  сигнала соответствует 5-ти разр дному коду разности л (ty) и X(t-,), где X (t-, ) значение входного сигнала в цифровой форме; Л (t-, ) - значение оценки в цифровой форме в момент t-, .

Блок 5 выделени  сигнала старшего разр да работает следующим образом.

Если на его вход подаетс , например , сигнал 01011, то единичный сигнал по вл етс  только на выходе элегмента 16 ИЛИ, так как единична  посылка второго разр да пройдет через элемент 8 И на вход элемента 16 ИЛИ. Элементы 9-11 И при этом будут заперты , так как с выхода инвертора 13 на их вторые входы не подаетс  положительный потенциал. При поступлении например, сигнала 00010 единична  .посылка четвертого разр да пройдет через элемент 1C И, на первые три входа которой подаютс  единичные сигналы с выходов инверторов 12, 13 и 14. Элемент 16 ИЛИ включаетс  в том случае, если используетс  лишь часть дельта-сигналов. Например, если разность X (t,) и X(t|) представл етс  9-ти разр дным кодом, то в общем случае необходимо передавать сигналы имеющие веса, равные 1,2,4,8,16,32, 64,128 и 256. Если использовать только часть из них, допустим, .сигна.лы с весами 1,2,4,8 и 16, то при 9-ти входах блок 5 выделени  сигнала будет содержать 5 выходов. При этом входы 1,2,3 и 4 старших разр дов (веса 256, 128, 64 и 32) будут подключены к одному выходу через элемент 16 ИЛИ.

Блок 6 кодировани  старшего разр да имеет число входов, равное числу используемых дельта-сигнашов. На схеме входы обозначены весами этих сигналов . Коммутатор 23 вырабатывает несколько сдвинутых на величину длительности выходной посылки т последовательностей управл ющих импульсов . Перва  последовательность подаетс  на вход элемента 20 И,, второй вход которого подключен к выходу элемента 17 ИЛИ, соединенного своими входами со всеми входами блока б кодировани . Втора  последовательность подаетс  на первый вход элемента 19 И, второй вход которого соединен со входом блока б кодировани , на который подаетс  сигнал с весом, равным 2, а-также на первый вход элемента 21 И, второй вход которого св зан с выходом элемента 18 ИЛИ, входы которого св заны с входами блока б кодировани , на которые подаютс  сигналы с весами, равными 4 и 8. Треть  последовательность подаетс  на первый вход элемента 22 И, второй вход которого св зан со входом бл.ока б кодировани , на который поступает сигнал с весом, равным 8. В блоке б кодировани  сигналы на выходах элементов 20 и 21 И обозначим индексами 1, а на выходах элементов 19 и 22 И - индексами 0.

При подаче на вход блока б кодировани  сигнала с весом, равным 4 (вход 4) формируетс  сигнал 11 следующим образом. С выхода элемента 18 ИЛИ на один вход элемента 20 И подаетс  входной сигнал с весом, равным 2, с входа 2 блока б кодировани . На другой вход этого элемента поступает первый управл ющий (отпирающий) импульс. При этом на выходе получаетс  сигнал 1. Второй отпирающий импульс коммутатора 23 подаетс  на входы элементов 19 и 21 И. Сигнал с весом, равным 2 (со входа 2) блока б кодировани  проходит через элемент 21 И. Этот выходной сигнал соответствует посылке 1.

В отличие от известного данное устройство обеспечивает уменьшение ошибки перегрузки, а за счет обнаружени  и исправлени  части ошибок оно дает возможность уменьшить и величину ошибок накоплени . Кодирование с основанием 4 и 2 позвол ет сократить длину кодовых комбинаций, т.е. уменьшить количество передаваемых по каналу посылок (импульсов).

Claims (3)

1. Устройство дл  передачи информации , содержащее входной преобразователь аналог-цифра, п-вьлходов которого соединены с входами блока вычитани , к другим входам которого подключены выходы сумматора, к двум управл ющим входам которого и к

управл ющим вх;одам формировател  выходного сигнсша подключены знаковые выходы блока вычитани , причем к синхронизирующим входам входного преобразовател  аналог-цифра, блока вычитани , формировател  выходного сигнала и сумматора подключен выход синхронизатора, отличающеес   тем, что, с целью уменьшени  сзшибок передачи и избыточности передаваемой информации, введены блок выде0 лени  сигнала старшего разр да и блок кодировани  сигнала старшего разр да, при этом п-информационных выходов блока вычитани  подключенык входам блока выделени  сигнала

5 старшего разр да, (п-к) выходов которого , где (п-1) , подключены к-дополнительным входам сумматора и к входам блока кодировани  сигнала старшего разр да, выходы которого

0 подключены к информационным входам формировател  выходного сигнала.

2.Устройство ПОП.1, отличающеес  тем, что блок выделени  сигнала старшего разр да содер5 жит (п-1) инверторов, (п-1) элементов И и элемент ИЛИ, при этом выход каждого из инверторов подключен к одному из входов соответствующего элемента Инк одному из входов

0

всех последующих элементов И, другой вход каждого из элементов И соединен с входом последующего инвертора, вход каждого из инверторов  вл етс  одним из входов блока выделени  сигнала старшего разр да, выходами ко5 торого  вл ютс  выходы всех элементов И, кроне первых (к-1) элементов И и выход элемента ИЛИ, к входам которого подключены вход первого инвертора и выходы (к-1) первых эле0 ментов И.

3.Устройство ПОП.1, от л и чающеес   тем, что блок кодировани  сигнала старшего разр да содержит коммутатор и (п-К)/2  чеек,

5 состо щих из элемента ИЛИ и двух элементов И, при этом первый вход первого элемента И соединен с первым входом элемента ИЛИ, выход которого соединен с первым входом второго

0 элемента И, к второму входу которого и второму входу первого элемента И подключены выходы коммутатора, первый и второй входы каждого из элементов ИЛИ соединены с дополнительными

5 входами элемента ИЛИ последующей  чейки и  вл ютс  входами блока кодировани  сигнала старшего разр да, выходами которого  вл ютс  выходы элементов И (где п - число выходов, а

К - число разр дов).

0

Источники информации, прин тые во внимание при экспертизе

1. Авторское свидетельство СССР 527Ь34,: кл. Н 04 L 25/00, 1975 (прототип ) .

5