SU742935A1 - Цифровое множительно-делительное устройство - Google Patents

Description

Поставленна  цель достигаетс  тем, что в цифровое множительно-делительное устройство дополнительно введены  чейки пам ти, блоки вычитани , семь групп элементов И, регистр сдвига , элемент ИЛИ, блок суммировани , причем выходы блоков вычитани  с перйого по п тый соединены со входами соответствующих  чеек пам ти, выходы которых соединена со входами вычитаемого блоков i вычитани , а входы уменьшаемого С , первого по четвертый блоков вычитани   вл ютс  входами устройства. Входы уменьшаемого п того блока вычит ни  соединены с выходами блока суммировани , перва  группа входов котЬрого .соединена с выходом второго Ьчетчика импульсов, втора  группа входов - с выходами четвертого вычитани , а треть  группа входов с выходами п той  чейки пам т{и и входами уменьшаемого шестого блс(ка вычитани , входы вычитаемого которого соединены с выходами четвертой  чейки пам ти, выходы первого ,: второго и третьего блоков вычитайи  соединены соответственно через элементы И первой, четвертой и Цестой группы со входами регистра со{4ножител , выходы первой  чейки пай ти, шестого блока вычитани , вхс|ды уменьшаемого второго блока вычитани  соединены соответственно элементы И второй, третьей и седьмой групп соединены с первой гpJ|ппoй входов двухканального преобразовател  код-частота, втора  группа входов которого соединена через п фую группу элементов И со входами уменьшаемого третьего блока вычитаний , первый выход регистра сдвига соединен с управл ющими входами первого и третьего элементов И и с первым входом элемента ИЛИ, второй выход - с управл ющими входами элементов И второй и четвертой групп и со вторым входом элемента ИЛИ, а третий выход с управл ющими входами элементов И шестой и седьмой групп и третьим входом элемента ИЛИ, выход которого соединен с управл ющими входами элементов И п той группы, выход схемы сравнени  подключен к управл ющему входу регистра сдвига.

На чертеже представлена блок-схема цифрового множительно-делительного устройства.

Устройство содержит блоки 1-5. вычитани  и  чейки 6-10 пам ти, служайие дл  запоминани  входных величин и их приращений, причем выход  чеек пам ти соединены со входами блоков вычитани , элемент 11 ИЛИ и элемент 12 и п той группы, блок 13 вычитани , ко входам которого поключены выходы  чеек пам ти 9 и 10, элементы 14-19 И первой, второй, третьей и четвертой, шестой и седьм

групп,двухканальный преобразователь 20 код-частота, служащий дл  преобразовани  двух кодов в две частоты , к одному из входов которого через элементы 15, 16 и 19 И совтветственно подключен выход  чейки 6 пам ти вход .блока 13 вычитани  и выход блока 13 вычитани , а ко второму входу - вход блока 3 вычитани  через элемент 12 И; два счетчика 21 и 22 импульсов, входы которых соединены с выходами преобразовател  20, схему 23 сравнени , определ ющую равенство кодов, регистр 24 сомножител  дл  хранени  одного из сомножителей , причем выход счетчика импульсов 21 соединен со входом схемы 23 сравнени , со вторым входом которой соединен выход регистра 24,вход регистра 24 соединен с выходами блоков 1-3 вычитани  через элементы 14, 17 и 18 И соответственно, блок

25суммировани , ко входу которого подсоединен выход счетчика 22 импульсов , а выход его  вл етс  выходом устройства и он же соединен со входом блока 5 вычитани , регистр 26 сдвига, служащий дл  управлени  функционированием устройства: элемент 27 ИЛИ, причем вход регистра

26сдвига соединен с выходом схемы 23 сравнени , а выходы - с управл ющими входами элементов 12, 14-19 И и со входами элемента 27 ИЛИ.

Устройство осуществл ет множительно-делительную операцию вида с использованием принципа слежени  эа изменением входных величин, т.е. устройство производит вычислительные операции не с самими входными величинами , а с их приращени ми.

Алгоритм функционировани  устройства определен при помоци вычислени  дл  приведенного выше выражени  конечноразностного уравнени  вида:

j-Vj jу.NW-Z

,,

rriv

где , V+A.V

- текущие значени  входных величин; - прсдьщущиё

X , W , z значени  входных величин jsz , АХ , лу , fiiV , aW , - приращени 

входных величин .

Реализаци  данного выражени  производитс  с помощью трех доразверток осуществл емых последовательно по величинам лх, лу идУ.

Claims (2)

1. Величины х+д.х,у+гху, V+aV, ,  вл ющиес  текущими входными величинами , поступают на входы блоков 1-5 вычитани  на вторые входы которых поступают предыдущие значени  входны величин, записанные ранее в  чейки 6-10 пам ти. Таким образом, на выходах блоков 1-5 вычитани  образуютс  приращени  входных величин , лу, CkV, . Выходы  чеёй 9 и 10 пам ти подключены к блоку 13 вычитани , на выходе которого образуетс  разность W-Z. Множительно-делительна  операци  осуществл етс  за 4 такта. В первом такте сигнал с первого потенциального выхода регистра 26 сдвига пост пает на управл ющие входы элементов 14 и 16 И и через элемент 11 ИЛИ на управл гаций.вход элемента 12 И и от крывает их. Одновременно с первого импульсного регистра 26 сдвига через элемент 27 ИЛИ формируетс  сигнал на установку счетчиков 21 и 22 в нулевое положение. Таким образом, через элемент 16 И на один из входо преобразовател  20 поступает сигнал V+uV со входа блока 2 вычитани .На второе вход преобразовател  20 поступает сигнал у+ду со входа блок 3 вычитани  через элемент 12 И. Сче чик 21 заполн етс  импульсами, пост пающими с одного из выходов преобра зовател  20 с частотой f K()j. К - коэффициент пропорционал ности; V+4kV - код числа, поступающий на один из входов преобразовател  20. Одновременно счетчик 22 заполн етс  импульсами, поступаквдими со. вто рого выхода преобразовател  20 с час тотой, , ч fj К (У+Л.У) , где у+лу - код числа, поступающий на второй вход преобразовател  20. Как только число, накопленное счетчиком 21, станет равным числу АХ, хран щемус  в регистре 24, схем 23 равнозначности формирует импульс который установит регистр 26 сдвига в следующее положение. Это вызывает закрывание элементов 14 и 16 И и закрывание элемента 12 И на период переключени . Врем  &, в течение которого записывалась информаци  в счетчики, опр дел етс  выражением -е- , Л-JS -КСМ- лМ) . По истечении этого времени счетчик 22 зафиксирует число N --C--M.-.) -, .)Т .е. первое слагаемое в выражении алгоритма вычислений. Это слагаемое в блоке 25 суммировани  суммируетс  с величиной ikW и величиной z, поступающими в блок суммировани  в начале функционировани . При установке регистра 26 сдвига во второе положение со второго импульсного выхода регистра сдвига через элемент 27 ИЛИ формируетс  импульс на установку счетчиков 21 и 22 в нулевое положение. Со второго потенциального выхода регистра 26 сдвига сигнал поступает на управл ющие входы элементов 15 и 17 И, а через элемент 11 ИЛИ - на управл ющий вход элемента 12 И и открывает их. Через элемент 15 И на один из входов преобразовател  20 поступает величина х с выхода  чейки 6 пам ти , через элемент.17 И в регистр 24 поступа т величина лу, на второй вход преобразовател  20 поступает величина V+iV через элемент 12 И. В устройстве происход т процессы , аналогичные описанным выше, и на выходе счетчика 22 форми& ) руетс  второе слагаемое N,j.- которое суммируетс  с числом, уже имеющимс  в блоке суммировани  25. В третьем такте открываютс  элементы 12, 18 и 19 И, на один вход преобразовател  20 поступает величина W-Z, на второй его вход поступает величина V+uV, на вход регистра 24 - величина V. На выходе счетчика 22 формируетс  третье слагаемое суммируетс  в блоке 25 суммировани  с имеющимс  там числом. В четвертом такте с четвертого импульсного выхода регистра 26 сдвига формируетс  сигнал на считывание результата вычислений 2+Л.2 с выхода блока 25 суммировани  и на разрешение записи имеющихс  входных величин в . чейки 6-10 пам ти.Таким образом, входные величины, выполн в ,шие в вычислении роль текущих вели1чин , записыва сь в  чейки пам ти, станов тс  предыдущими, величины, поступающие на входы блоков 1-5 вычитани  от внешних источников, станов тс  текущи, а на выходах этих блоков вычитани  формируютс  новые приращени  входных величин. Операции считывани , установки улей и разрешений записи в  чейки ам ти осуществл ютс  устройствами, ход щими непосредственно в вычисительный или управл ющий кo «Iлeкc на чертеже не показаны). При поступлении результата выислений в вьлчислительную машину на посылает импульс на вход реистра 26 сдвига, разрешёиовдий послеующую работу устройства. Быстродействие устройства определ етс  следующим образом ьЛ| .-.-- 2-V-N N N-vcs-V M-t-b-V Сравнительные испытани  на цифровой модели данного след щего цифрового мно)|сительно-делительного устройства с известным показали, что при текущих i значени х входных величин: ;+й., у+лу 100, V+U.V 100, предыдущих значени х X i 90, у 90, V - 90, т.е. измен нии входных параметров до 10%, при которых дх 10, лу 10, A.V 10, вреМ  решени  0,3 ед, времени, т.е. вре м  решени  в сравнении с имеющимс  мно ительно-делительным устройством сокращено более чем в 3 раза. Формула изобретени  Цифровое множительно-делительное ус1)ройство, содержащее двухканальны пре|образователь код-частота, два счетчика импульсов, регистр сомножи тел  и схему сравнени , причем счет ны входы счетчиков импульсов соеди нейы с выходами двухканального прео ра овател  код-частота, выходы первоз о счетчика импульсов соединены с Первой группой входов схемы сравн ни , втора  группа входов которой соединена с выходом регистра сомножител , отличающеес  теф, что, с целью повышени  быстроде стви , в него дополнительно введены  чейки пам ти, блоки вычита ний, семь групп элементов И, регист сдвига, элемент ИЛИ, блок суммировани , причем выходы блоков вычитани  с первого по п тый соединены со входами соответствук дих  чеек пам ти , выходы которых соединены со входами вычитаемого блоков вычитани , а входы уменьшаемого с первого по четвертый блоков вычитани   вл ютс  входами устройства, входы уменьшаемого п того блока вычитани  соединены с выходами блока суммировани , перва  группа входов которого соединена с выходом второго счетчика импульсов, втора  группа входов - с выходами четвертого блока вычитани , а треть  группа входов с выходами п той  чейки пам ти и входами уменьшаемого шестого блока вычитани , входы вычитаемого которого соединены с выходами четвертой  чейки пам ти, выходы первого, второго и третьего блоков вычитани  соединены соответственно через элементы И первой, четвертой и шестой группы со входами регистра сомножител , выходы первой  чейки пам ти, шестого блока вычитани , входы уменьшаемого второго блока вычитани  соответственно через элементы И второй, третьей и седьмой групп соединены с первой группой входов двукканального преобразовател  код-частота, втора  группа входов которого соединена через п тую группу элементов И со входами уменьшаемого третьего блока вычитани , первый выход регистра сдвига соединен с управл тадими входами первого и третьего элементов И и с первым входом элемента ИЛИ, второй вход - с управл ющими входами элементов И второй и четвертой групп и со вторым входом элемента ИЛИ,, а третий выход с управл ющими входами элементов И шестой и седьмой групп и третьим входом элемента ИЛИ, выход которого соединен с управл ющим входом элементов И п той группы, выход схемы сравнени  подключен к управл ющему входу регистра сдвига. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР W 165584, кл. G 06 F 7/30, 1963.
2. 2.Авторское свидетельство СССР № 310257, кл. G 06 G 7/16, 1970 (прототип). VfiV HftiVf