SU734745A1 - Цифровой интегратор - Google Patents

Description

1

Изобретение относитс  к цифровым дифференциальным анализаторам и пред назначено дл  использовани  в устрой« ствах вычислительной техники, в частности в системах автоматического регулировани .

Известны цифровые интеграторы, содержащие регистр остатка, сумматоры, регистры подынтегральный функции, умножители .

Недостатком известных устройств  вл етс  значительна  конструктивна  сложность.

Наиболее близким по технической сущности X данному изобретению  вл етс  цифровой интегратор, содержащий генератор тактовых импульсов, соединенный с первыми входами формировател  переполнений и генератора сдвиговых импульсов, выход которого соединён с первыми входами регистра подьщ тегрального выражени  и накопитель ного регистра, выход регистра подынтегрального выражени  соединен с первым входом первого сумматора, выход которого подключен ко второму входу накопительного регистра, первый выход накопительного регистра соединен со вторым входом первого сумматора, а второй выход - со вторым входом формировател  переполнений, выход которого соединен через элемент задержки с третьим входом накопительного регистра, второй вход генератора сдвиговых импульсов и третий вход первого сумматора  вл ютс  управл ющими входами устройст- ва 2.

Однако такой интегратор не позвол ет производить интегрирование перемешю- го подынтегрального выражени .

Цель изобретени  - расширение функциональных возможностей, за счет реализации интегрировани  с переменным подынтегральным выражением при участии в процессе интегрировани  независил{ой внешней составл ющей.

Поставленна  цель достигаетс  тем, что в интегратор введен второй сумматор , первый вход которого соединен с выходом регистра подынтегрального выражени , а второй вход - с выходом фор мировател  переполнений, третий вход второго сумматора соединен со входом устройства, выход второго сумматора .соединен с вторым входом регистра подь тегрального выражени . На чертеже представлена блок-схема цифрового интегратора. Схема цифрового интегратора содержит генератор 1 тактовых импульсов, генератор 2 сдвиговых импульсов, регистр 3 подынтегрального выражени , накопительный регистр 4, формирователь 5 переполнений сумматоры 6 и 7, элемент задержки 8. Выход регистра 3 подынтегрального выражени   вл етс  выходом устройства Устройство работает следующим обра зом. В,исходном состо нии регистр 3 подьш тегрального выражени  и накопительный регистр 4, разр дность которых (1+ 1), обнулены. Генератор 1 тактовых импульсов задает частоту сдвига информации регистра 3 подынтегрального выражени  и накопительного регистра 4. Генератор 2 сдвиговых импульсов вырабатывает серии импульсов, причем коли чество импульсов в серии равно числу разр дов регистра 3 подынтегрального выражени  и накопительного регистра 4 т. е. (1п+ 1). С приходом каждого импульса частоты интеграции происхо- дит вычислительный цикл, в течении которого производитс  полный сдвиг инфор мации в регистрах 3 и 4. Входные импульсы с частотой следовани  п, по ступающие синхронно с частотой итераци ; , причем f; f ц , и с весом, равным , например, единице, поступают со aiiBKOM плюс на третий вход сумматора 7, на первый вход которого поступает содержимое регистра 3 подынтеграль- кого выражени . Сумма вновь вводитс  в регистр 3 подынтегрального выражени  , Т.е. с приходом каждого импульса с частотой следовани  f ik содержимое регистра 3 подынтегрального вы ражени  увеличиваетс  на единицу. С по помщью сумматора 6 содержимое регис ра 3 подынтегрального выражени  скла дываетс  с содержимым на копительного регистра 4 во врем  каждой итерации,, а сумма с выхода сумматора 6 вновь вводитс  в накопительный регистр;, 4, . Так как содержимое регистра 3 подыиегрального выражени  определ етс  И. начащими разр дами и ((Я + 1)-й разр д егистра 4 обнулен, то наличие единицы (rtfl+l)-M разр де накопительного регистра 4, в который вводитс  сумма с ыхода сумматора 6, используетс  дл  ормировани  переполнени . С выхода ормировател  5 переполнений, синхроизированного импульсами генератора 1 тактовых импульсов, импульс переполнени , пройд  через элемент 8 задержки обну- л ет (11+1)-й разр д накопительного регистра 4. Непосредственно с выхода формировател  5 переполнений импульсы с час., тотой переполнений ; , имеющие вес, равный единице, и со знаком минус поступают на второй вход сумматора 7. . Частота переполнений f)-, определ ет с  формулой n-f, д где Ч - содержимое регистра 3 подынтегрального выражени ; R - емкость значащей части накопи- тельного регистра 4, равна  . Так как входные импульсы с частотой следовани  ц непрерывно увеличивают содержимое в регистре 3 подынтегрального выражени ,  вл ющеес  одним из слагаемых суммы, поступающей в накопительный регистр 4, то частота парепачнений с выхода формировател  5 переполнений также будет увеличива, с . Ввиду того, что импульсы с частО той следовани  : у поступают на BTO«I рой вход сумматора 7 с отрицательным знаком и уменьшают содержимое регистра 3 подынтегрального выражени , то увеличение содержимого регистра 3 подынтегрального выражени  будет происходить до тех пор, пока частоты f g и J j не сравн ютс , т. е. следовательно -I -В И . B4f. Обозначим врем , по истечении которого Частоты f j и f gy станут равными, тогда Таким образом, код. содержащийс  в регистре подынтегрального выражени , будет отображать величину входной частоты Ъ1 S врем  преобразовани  частоты в код равно Т . Точность преобразовани  частоты в код зависит от величины Г . Чем меньше величина С , тем меньше будет точ ность преобразовани . Величину Т мож но регулировать путем изменени  емкости значащей части накопительного регист ра 4, равной 1 , или величины частоты итераций. -;.. Если за выход устройства прин ть выход формировател  5 переполнений, то предлагаемый цифровой дифференциальный интегратор может быть исполь- зован дл  формировани  разгона и замед лени  в устройствах автоматического управлени  станками контурного или позиционного типа. Цифровой интегратор позвол ет произ водить интегрирование кода во времени и преобразовывать частоту в код. Регулирование посто нной времени интегрировани  интегратора позвол ет использовать его дл  управлени  станками, имеющими различные динамические харак теристики. За счет экономии дорогосто щих- микросхем сокращени  монтажных и техноло1ических работ, ожидаемый эконо мический эффект ог использовани  предл гаемого устройства составл ет, около 20О руб. на одно устройство. Ф о рмула изобретени  Цифровой интегратор, содержащий генератор тактовых импульсов, соединенный с первыми входами формировател  переполнений и генератора сдвиговых , импульсов, выход которого соединен с первыми входами регистра подынтегрального выражени  и накопительного регистра , выход регистра подынтегрального вы- ражени  соединен с первым входом пе вого сумматора, выход которого подключенко второму входу накопительного регистра , первый выход накопительного регистра соединен со вторым входом первого сумматора, а второй выход - со вторым входом формировател  переполнений , выход которого соединен через элемент задержки с третьим входом накопительного регистра, второй вход генератора сдвиговых импульсов и третий вход первого сумматора  вл ютс  управл ющими входами устройства, о т л и ч а ю щи и с   тем, что, с целью расширени  функциональных возможностей за счеу реализации интегрировани  с переменным подынтегральным выражением при участии в процессе интегрировани  независимой внешней составл ющей, в него введен вто рой сумматор, первый вход которого динен с выходом регистра подынтегрального выражени , а второй вход - с выхо- дом формировател  переполнений, третий вход второго сумматора соединен со входом устройства, выход второго сумматора соединен с вторым входом регистра подынтегрального выражени . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР N9 519735 кл. G 06 J ,1/00, 1974. 2.Патент США № 3701890 л. 235-150.31, 1973.

,r. ,,

. -

r .IW-, -f «,

734745

Claims (1)

1. Фо рмула изобретения подынтегрального выражения.