SU733024A1 - Логическое запоминающее устройство - Google Patents

Description

Изобретение относится к запоминающим устройствам.

Известно запоминающее устройство, содержащее блоки памяти, каждый из ко-. торых хранит определенное количество одноразрядных слов и включает в себя блок дешифрации адреса, регистра слова, управляющие логические блоки, сдвига— тель, элементы И прямого чтения, элементы И чтения содержимого ячейки памяти на счетные входы регистра слова/⁰ элементы И 'чтения старшего разряда ячейки памяти на младший разряд регистра слова, блок анализа содержимого регистра слова [1] .

Недостатком этого запоминающего устройства является низкое быстродействие при реализации операций как кодированиядекодирования, так и приема и выдачи фазового пуска.

Из известных устройств наиболее близким по технической сущности к данному, изобретению является логическое запоминающее устройство, содержащее последо— вательно соединенные регистр адреса, дешифратор адреса и накопитель, дополнительный дешифратор, соединенный с регистром адреса, первые входы которого соединены с одними из выходов сумматора, элементы И, первые входы которых подключены к выходам сумматора, вторые— к одной из управляющих шин, а выходы к входам выходного регистра, ключ, соединенный с выходным регистром, коммутатор приема—выдачи, выход которого подключен к одному из входов первого элемента ИЛИ, выход которого соединен с управляющим входом дешифратора адреса .

Недостатком известного устройства является невозможность выполнения в нем операций синхронизации по циклам.

Целью изобретения является расширение области применения устройства за счет обеспечения возможности выполнения в нем операций синхронизации по циклам.

и вховывхо3 733024

Поставленная цель достигается тем, что устройство содержит коммутатор сигналов чтения, коммутатор адреса, распределитель сигналов, дополнительный регистр, дополнительные элементы И, второй элемент ИЛИ и группу дополнительных элементов ИЛИ, причем входы коммутатора адреса подключены к выходам распределителя сигналов, дополнительного регист>ра и выходного регистра, а выходы - к вторым входам регистра адреса, один из выходов выходного регистра соединен с входом дополнительного регистра, входы коммутатора сигналов чтения подключены к выходам распределителя сигналов накопителя, а выходы - к одним из дов дополнительных элементов ИЛИ, ходы которых соединены с первыми дами сумматора, входы дополнительных элементов И подключены к выходам накопителя, а выходы соответственно — к другим входам дополнительных элементов ИЛИ и вторым входам сумматора, другие выходы сумматора и другая управляющая шина соединены с входами второго элемента ИЛИ, управляющие входы распределителя сигналов, дополнительных элементов И, дополнительного регистра и сумматоры соединены с соответствующими управляющими шинами.

Прежде чем описывать устройство, рассмотрим каким образом осуществляется синхронизация по циклам.

Обозначим: η — длина кодовой комбинации циклического кода; m - длина информационного многочлена д' (х), разрядность матрицы памяти устройства; К — длина проверочного многочлена.

Обычно синхронизация по циклам осуществляется передачей определенной комбинации из М двоичных сигналов, . называемой фазовым пуском. На приемной стороне принимается из канала последовательность сигналов и определяется, является ли она фазовым пуском. Для этого принятая комбинация сравнивается (суммирование по модулю два) с этало— ¹ ном фазового пуска. Подсчитывается число несовпадения ( t ), т.е, число единиц в результате суммирования. Если это число превышает допустимое (tg_On tgor>₇ то происходит прием следующего символа и алгоритм приема продолжается до выполнения условия ! , т.е. число ошибок в принятой комбинации не превышает допустимого. Это будет служить признаком то1ю, что фазовый пуск принят.

. 50

Можно в постоянный накопитель записать 2 одноразрядных слов и подавая на регистр адреса М - разрядную принятую комбинацию сосчитать по этому адресу из матрицы памяти одноразрядное слово, имеющее единичное значение, если принятая комбинация отличается от эталона фазового пуска менее чем в t^_on разрядах и нулевое значение при! г tg_on. При большом числе М потребуется большой объем матрицы памяти. Если разбить М разрядную комбинацию на L равных групп по S символов в каждой, то можно сократить объем памяти. Тогда объем матрицы V _s означает целую часть числа, округленного в большую сторону.

Причем в матрице памяти теперь будут записаны в двоичной форме коды ошибок (числа несовпадений). Разрядность слов в группах 5 . определяется числом И равна _at_qon (L-g ,

Подавая на регистр адреса поочередно соответствующие группы из S символов принятой комбинации, из накопителя считываются коды ошибок. Суммируя коды •ошибок, получим t после каждого принятого символа фазового пуска и определяем, больше tj чем tgon. или нет. Фазовый пуск считается принятым, если определена суммарная ошибка t всех L групп и она не превышает В противном случае принимаем следующий символ и алгоритм приема начинается сначала.

Описанный выше алгоритм приема позволяет сократить время приема фазового пуска, так как операции суммирования с эталонами фазового пуска и подсчета чцсла единиц в результате суммирования заменяются считыванием из матрицы памяти кодов ошибки и их суммированием.,

На фиг, 1 изображена схема логического устройства.

На фиг, 2 представлено распределение области матрицы постоянного запоминающего устройства.

Логическое запоминающее устройство содержит накопитель, например, матрицу 1 памяти, дешифратор 2 адреса, регистр 3 адреса, коммутатор.4 сигналов чтения, распределитель сигналов 5, дополнительные элементы И „ 6, дополнительные элементы ИЛИ 7, сумматор 8, элементы И 9, первый элемент ИЛИ 10, выходной регистр 11, дополнительный регистр 12, коммутатор 13 адреса, ключ 14, коммута· *

тор приема - передачи 15, второй элемент ИЛИ 16, дешифратор 17.

Устройство содержит также управляющие шины 18—43, в том числе шину считано эталонов 18, шину 'обработано η символов 19, шину 'обработано те символов' 20, шину и опрос дешифратора 21, шину и увеличение содержимого регистра адреса на единицу ^А 22, шину 'установка адреса 2* -ой ячейки матрицы 1 23, шину,’’установка адреса ячейки, содержащей первый эталон фазового пуска 24, шину 'прием адресов ячеек с 0-го по (2^к-1)~ый 25, шину 'прием адресов ячеек с (2^К + П )-го по (2* + h +2¹¹¹ )—ый' 26 шину установка регистра 3 адреса в нулевое состо· яние 27, шину переключения распределителя' 28, шину 'установка начального состояния 29, шину разрешение передачи ' 30, шину распределитель находится в конечном состоянии' 31, шину установка сумматора в нулевое состояние 32, шину 'фиксация переноса 33, шину разрешения чтения 34 шину 'разрешение перезаписи 35, шину сдвиг

733024 ₆

Один из примеров распределения матрицы 1 постоянного запоминающего устройства приведен на фиг. 2.

Логическое запоминающее устройство выполняет операции кодирования, декодирования информации и приема вьцачу фазового пуска, поэтому матрица памяти разбивается на 3 области. Первая область 44 матрицы 1 предназначена для реали— задай операций кодирования, декодирования информации. Вторая 45 и третья 46 область матрицы предназначены для реализаций соответственно операций приема и выдачи фазового пуска.

¹⁵ В ячейках области 44 и матрицы 1 по адресам с нулевого ао (2* -1)—ый записаны m —разрядные многочлены ошибок, в младших К разрядах ячеек с адресами с 2^к —го по (2* + η )—ый ²⁰ записана транспортированная проверочная матрица Н^т циклического кода, в старших К разрядах ячеек с адресами с 2^й -го по (2* + те }—ый записана матрица проверочных символов R порож— ²⁵ дающей матрицы Р.

Таким образом, область 44, предна— содержимого регистров влево на один разряд 36, шину выбор режима 37 шину выход устройства 38, шину вход устройства' 39, шину управление приемом⁵⁰ информации в выходной регистр 40, шину опрос 41, шину 'результат опроса' 42 и шину -установка выходного регистра в нулевое состояние 43.

Входы коммутатора 13 подключены к ³⁵ выходам распределителя сигналов 5, регистров 12 и 11. Одни выходы сумматора 8 соединены с первыми входами регистра 3. Выходы коммутатора 13 подключены ко вторым входам регистра 3. Один из выходов регистра 11 соединен со входом регистра 12. Входы коммутатора 4 подключены к выходам распределителя сигналов 5 и матриц 1, а выходы к одним из входов g элементов ИЛИ 7, выходы которых соединены с первыми входами сумматора 8. Входы элементов И 6 подключены к вьходам матрицы 1, а выходы — соответственно к другим вхо— дам элементов ИЛИ 7 и вторым входам сумматора 8, Другие выходы сумматора 8 и шина 41 соединены со входами элемента ИЛИ 16, выход которого подключен к шине 42. Управляющие входы распреде— ления сигналов 5, элементов И 6, регистров 11 и сумматора 8 соединены соответственно с управляющими шинами 28, 29, 31, 30, 36, 32, 33.

значенная для кодирования, декодирования информации в циклическом коде с исправлением одной ошибки, занимает область памяти с адресами от О—го до (2^ + П )— ! го. Область 45 ячейки с адресами с (2^К + П )-го до (2^ + П )+2^ -го предназначена для приема фазового пуска. Эта область разделена на L равных эон с объемом 2^s х gr , в которых записаны коды ошибок.

Область 46 ячейки с адресами с (2^K+s + n )—го по (2^K+s+ti +р)-ый предназначена для хранения эталонов фазового пуска (гдер =М/т ),

Рассмотрим работу логического запоминающего устройства. Начнем с операции выдачи фазового пуска. В исходном состоянии сумматор 8 установлен в нулевое состояние сигналом на шине S3, вы·, ходной регистр 11 установлен в нулевое состояние сигналом на шине 43, цели переносов сумматора 8 отключены нулевым сигналом на шине 32, ключ 14 закрыт, на регистре 3 адреса установлен адрес первого эталона фазового пуска, распределитель сигналов 5 установлен в начальное состояние сигналов на шине 29, что означает отключение коммутатора 13 и коммутатора 4.

На шины 34 и 30 поступают сигналы разрешения и первый эталон считывается из матрицы 1 через элементы И 6 на сумматор 8. На шину 35 поступает управляющий сигнал, и содержимое сумматора 8 через элементы И 9 переписывается в выходной регистр 11. На шину 36 поступает сигнал и содержимое старшего разряда выходного регистра 11 поступает на шину 38. Подсчет числа вьданных символов с выходного регистра 11 происходит следующим образом. Регистр 3 адреса устанавливается в нулевое состояние подачей сигналов на шину 27. На шину 22 подаются сигналы счета. Проверка количества вьцанных символов производится опросом дешифратора 17 при подаче сигналов на шину 21. На шине 20 появляется единичный сигнал, если вьдано пт символов фазового пуска.

При передаче последующих эталонов фазового пуска на регистре 3 адреса устанавливается адрес 1 эталона и программным путем производится модификация адреса. Число вьданных эталонов определяется опросом дешифратора 17 (на шине 18 появляется единичный сигнал, если выданы все эталоны).

Аналогично рассмотрим операцию приема фазового пуска. В исходном состоянии ключ 14 открыт, сумматор 8 установлен в'нулевое состояние, цепи переноса подключены й сумматор 8 выполняет роль арифметического сумматора, распределитель сигналов 5 установлен в начальное состояние, коммутатор 15 отключен.

Подачей сигнала на шину 28 распределитель сигналов устанавливается в первое положение. На шину 36 подается сигнал и содержимое регистров 11 и 12 сдвигается влево на один разряд. На шину 40 поступает сигнал и символ информации поступает по шине 39 и через .ключ 14 записывается в младший разряд выходного регистра 11, „Коммутатор 13 адреса подключает выходы регистра 12 (распределитель 5 в первом состоянии) к входам регистра 3 адреса. На шину 26 подается сигнал и содержимое первой группы из S - разрядов регистра 12 переписывается в регистр 3 адреса. При подаче на шину 34 сигнала из матрицы 1 считается код ошибки и через коммутатор 4, установленный в первое состояние, через элементы ИЛИ 7 поступает на счетные входы сумматора 8. Производится опрос элемента ИЛИ 16 подачей сигнала на шину 41. При нулевом сигнале на шине 42, т.е. ошибка меньше допустимой, производится опрос следующих групп разрядов регистров 12 и 11. Для этого распределитель сигналов 5 устанавливается в следующее состояние подачей сигнала на шину 28. Коммутатор 13 под— 5 ключает выходы следующей группы разрядов регистров 12 и 11 и осуществляется проверка числа ошибок в этой группе, как это было показано выше, суммарная ошибка 1 накапливается в суммато— 10 ре 8.

Процесс приема фазового пуска продолжается до окончания просмотра всей группы разрядов регистра 12 и 11, единичный сигнал на шине 31, при условии, 15. что суммарная ошибка не превышает числа допустимых ошибок tgon , т.е. наличие нулевого сигнала на шине 42.

Если в процессе обработки на шине 42 появится единичный сигнал, т.е. число ²⁰ ошибок превысит допустимое, то алгоритм приема фазового пуска начинается с самого начала.

Выполнение операций кодирования, де— ₂₅ кодирования информации в циклическом коде подробно изложено в (П),

Кратко опишем выполнение операции кодирования информации в циклическом коде данным логическим запоминающим устройством.

Для получения комбинации циклического кода нужно умножить строки матрицы проверочных символов Я порождающей матрицы на коэффициенты информационного многочлена g- (х) и результаты произведений сложить.

В исходном состоянии коммутатор 15 находится в положении выдача, ключ 14 закрыт, в регистре 3 адреса ус'танов₄₀ лен адрес 2^К -ой ячейки матрицы 1, сумматор 8 установлен в нулевое состояние, цепи переноса отключены, в выходном регистре 11 записана информационная последовательность, распределитель сиг45 налов 5 установлен в начальное положение, На шину 36 подается сигнал и содержимое регистров 12 и 11 сдвигается влево на один разряд, и символ информационной последовательности поступает на ₅₀ шину 38 и одновременно через коммутатор 15 и . элемент ИЛИ 10 на вход дешифратора 2 и если символ единичный, то из матрицы 1 считывается один из многочленов проверочных символов по рож55 дающей матрицы и через элементы И 6 (на шине 30-единичный сигнал) записывается в сумматор 8, На шину 21 подается сигнал и проверяется условие выдачи m информационных символов из выход— ного регистра 11, о чем будет свидетельствовать сигнал на шине 20, Если вьдано меньше m символов, то есть на шине 20 отсутствует сигнал, то содержимое регистра 3 адреса увеличивается на единицу, для этого на шину 21 подается сигнал и далее продолжается выдача информационных символов из выходного регистра 11 и считывания многочленов проверочных символов из матрицы 1, которые Ю суммируются по модулю два с содержимым сумматора 8. Если вьдано m символов» то на шине 20 появляется сигнал, то есть из выходного регистра 11 будет выдана вся информационная последовательность, а в сумматоре 8 будет записан многочлен проверочных символов кодовой последовательности. На шину 35 поступает сигнал.и многочлен проверочных символов переписывается через элемент И 9 в выходной регистр 11 из сумматора 8, причем проверочные символы заполняют К старших разрядов выходного регистра 11, а содержимое младших разрядов не имеет значения. При дальнейшем поступлении импульсов сдвига на шину 36 проверочные смиволы поступают на шину 38, После каждого такта сдвига опрашивается дешифратор 17 подачей на шину 21 сигнала и проверяется условие вьдачи П, символов кодовой последовательности, о чем будет свидетельствовать сигнал на шине 19.

Если условие не выполняется , то продолжается вьдача проверочных символов, в противном случае кодирование заканчивается.

В описанном устройстве расширена область применения за счет операций синхронизации по циклам и, таким образом, совмещены в одном устройстве функции кодирования—декодирования и синхронизации по циклам. Это позволяет уменьшить аппаратурные затраты на 20-30% и повысить регулярность устройства.

Claims (2)

1. Изобретение относитс  к запоминающим устройствам. Известно запоминающее устройство, содержащее блоки пам ти, каждый из которьвс кранит определенное количество .одноразр дных слов и включает в себ  блок дещифрации адреса, регистра слова, управл ющие логические блоки, сдвига- тель, элементы И пр мого чтени  , элементы И чтени  содержимого  чейки пам ти на счетные входы регистра слова элементы И чтени  старшего разр да  чейки пам ти на младший разр д регистра слова , блок анализа содержимого регистра слова ij . Недостатком этого запоминающего уст ройства  вл ет низкое бьстродействие при реализации операций как кодировани5 декодировани , так и приема и вьщачи фазового пуска.. Из известных устройств наиболее близ ким по технической сущности к данному. изобретению  вл етс  логическое запоминающее устрюйство, содержащее последовательно соединенные регистр адреса, дещифратор адреса и накопитель, дополнительный дешифратор, соединенный с регистром адреса, первые входы которого соединены с одними из выходов сумматора , элементы И, первые входы коюрых подключены к выходам сумматора, вторые- к одной из управл ющих шин, а выходы - к входам выходного регистра, ключ, соединенный с выходным регистром, коммутатор приема-вьщачи, выход которого подключен к одному из входов первого элемента ИЛИ, выход которого соединен с управл ющим входом дешифратора адреса 2 . Недостатком известного устройства  вл етс  невозможность выполнени  в нем операций синхронизации по циклам. Целью изобретени   вл етс  расширение области применени  устройства за счет обеспечени  возможности выполнени  в нем операций синхронизации по циклам. 373 Поставленна  цель достигаетс  тем, что устройство содержит коммутатор сигналов чтени , коммутатор адреса, распределитель сигналов, дополнительный регист дополнительные элементы И, второй элемент ИЛИ и группу дополнительных элементов ИЛИ, причем вкодЫ коммутатора адреса подключены к выходам распределител  сигналов, дополнительного регистра и выходного регистра, а выходы - к вторым входам регистра адреса, один из выходов выходного регистра соединен с входом дополнительного регистра, входы .коммутатора сигналов чтени  подключены к выходам распределител  сигналов и накопител , а выходы - к одним из входов дополнительных элементов ИЛИ, выходы которых соединены с первыми входами сумматора, входы дополнительных элементов И подключены к выходам накопител , а выходы соответственно - к другим входам дополнительных элементов ИЛИ и вторым входам сумматора, другие выходы сумматора и друга  управл юща  шина соединены с входами второго элемента ИЛИ, управл ющие входы распределител  сигналов, дополнительных элементов И, дополнительного регистра и сумматоры соединены с соответствующим управл ющими шинами Прежде чем описывать устройство, рассмотрим каким образом осуществл етс  синхронизаци  по циклам. Обозначим; п - длина кодовой комбинации циклического кода; m - длина информационного многочлена О (х), разр дность матрицы пам ти устройства; К - длина проверочного многочлена. Обычно синхронизаци  по циклам осуществл етс  передачей определенной комбинации из М двоичных сигналов, .называемой фазовым пуском. На приемной стороне принимаетс  из канала после довательность сигналов и определ етс ,  вл етс  ли она фазовым пуском. Дл  этого прин та  комбинаци  сравниваетс  (суммирование по модулю два) с эталоном фазового пуска, Подсчитьшаетс  чис несовпадени  ( t ), т,е, число единиц в результате суммировани . Если это числ превышает допустимое (доп ) Д -9° то происходит прием следующего символа и алгоритм приема продолжаетс  до вь полнени  услови  . число ошибок в прин той комбинации не превь шает допустимого. Это будет служить признаком TO1XI, что фазовый пуск прин т . Можно в посто нный накопитель записать 2 одноразр дных слов и подава  на регистр адреса М - разр дную прин тую комбинацию сосчитать по этому адресу из матрицы пам ти одноразр дное слово, имеющее единичное значение, если прин та  комбинаци  отличаетс  от эталона фазового пуска менее чем в разр дах и нулевое значение при tgon. При большом числе М потребуетс  большой объем матрицы пам ти. Если разбить М разр дную комбинацию на U равных групп по S символов в каждой, то можно сократить объем пам ти. Тогда объем матрицы V--2 1 og tgo u;rReitog tg t означает целую часть числа, округленного в Схэльшую сторону. Причем в матрице пам ти теперь будут записаны в двоичной форме коды ошибок (числа несовпадений). Разр дность слов в группах S . определ етс  числом . и равна g tog,j, (L-g ш). Подава  на регистр адреса поочередно соответствующие группы из S символов прин той комбинации, из накопител  считьшаютс  коды ошибок. Суммиру  коды ошибок, получим t после каждого прин того символа фазового пуска {«-Тй) и определ ем, больше tj чем t нет. Фазовый пуск считаетс  прин тым, если определена суммарна  ощибка t всех L групп и она не превышает tgon. В противном случае принимаем следующий символ и алгоритм приема на чинаетс  сначала. Описанный .выше алгоритм приема поэвол ет сократить врем  приема фазового пуска, так как операции суммировани  с эталонами фазового пуска и подсчета числа единиц в результате суммировани  замен ютс  считыванием из матрицы пам ти кодов ошибки и их суммированием. На фиг, 1 изображена схема логического устройства. На фиГо 2 представлено распределение области матрицы посто нного запоминающего устройства. Логическое запоминающее устройство содержит накопитель, например, матрицу 1 пам ти, дешифратор 2 адреса, регистр 3 адреса, коммутатор.4 сигналов чтени , распределитель сигналов 5, дополнительные элементы И 6 дополнительные элементы ИЛИ 7, сумматор 8, элементы И 9,первый элемент ИЛИ 10, выходной регистр 11, дополнительный регистр 12, коммутатор 13 адреса, ключ 14, коммутатор приема - передачи 15, второй элемент ИЛИ 16, дешифратор 17. Устройство содержит также управл ющие шины 18-43, в том числе шину считано эталонов 18, шину обработано п символов 19, шину обработано fn символов 20, шину и опрос деш фратора 21, шину и увеличение содержимого регистра адреса на единицу 22 шину установка адреса 2 ой  чейки матрицы 1 23, шину,установка адреса  чейки, содержащей первый эталон фазового пуска 24, шину прием адресов  чеек с 0-го по ()-ый 25, шину прием адресов  чеек с (2 + П )-го по (2 + h +2 )-ый 26 шину установка регистра 3 адреса в нулевое сост  ние 27, шину переключени  распределител  28, шину установка начального состо ни  29, шину разрешение передачи 30, шину распределитель находитс  в конечном состо нии 31, шину установка сумматора в нулевое состо ние 32, шину фиксаци  переноса 33, шину разрешени  чтени  34 шину разрешение перезаписи 35, шину сдви содержимого регистров влево на один разр д 36, шину выбор режима 37 вькод устройства 38, шину вход устройства 39, шину управление прием информации в выходной регистр 40, шину опрос 41, шину результат опрос 42 и шину - установка выходного регистр в нулевое состо ние 43. Входы коммутатора 13 подключены к вькодам распределител  сигналов 5, регистров 12 и 11. Одни выходы суммато ра 8 соединены с первыми входами регистра 3. Выходы коммутатора 13 подключены ко вторым входам регистра 3. Один из выходов регистра 11 соединен со входом регистра 12. Входы коммутатора 4 подключены к выходам распредел тел  сигналов 5 и матриц 1, а выходы к одним из входов о элементов ИЛИ выходы которых соединены с первыми входами сумматора 8. Входы элементов И 6 подключены к выходам матрицы 1, а выходы - соответственно к другим вхо дам элементов ИЛИ 7 и вторым входам сумматора 8, Другие выходы сумматора 8 и шина 41 соединены со входами элемента ИЛИ 16, выход которого подключе к шине 42. Управл ющие входы распреде лени  сигналов 5, элементов И 6, ре- гистров 11 и сумматора 8 соединены соответственно с управл ющими шинами 28, 29, 31, 30, 36, 32, 33. 246 Один из примеров распределени  матрицы 1 посто нного запомииаюшего yci ройства приведен на фиг.
2. 2. . Логическое запоминающее устройство выполн ет операции кодировани , декодировани  информации и приема вьцачу фазового пуска, поэтому матртщ пам ти разбиваетс  на 3 области. Перва  область 44 матрицы 1 предназначена дл  реали- заций операций кодировани , декодировани  информации. Втора  45 и треть  46 область матрицы предназначены дл  реализаций соответственно операций приема и вьщачи фазового пуска. В  чейках области 44 и матрицы 1 по адресам с нулевого ао (2 -1)-ый записаны m -разр днью многочлены ошибок, в младших К разр дах  чеек с адресами с 2 -го по (2 + п )-ый записана транспортированна  проверочна  матрица Н циклического кода, в старших К разр дах  чеек с адресами с 2 -го по (2 m }-ый записана ма- трица проверочных символов R порождающей матрицы Р. Таким образом, область 44, предназначенна  дл  кодировани , декодировани  информации в циклическом коде с исправлением одной ошибки, занимает область пам ти с адресами от О-го до (2 +П)го . Область 45  чейки с адресами с ( 2 + г )-го до (2 + П )+2 -го предназначена дл  приема фазового пуска. Эта область разделена на L равных зон с объемом 2 X. , в которьк записаны коды ошибок. Область 46  чейки с адресами с ( + п )-го по { + П +р)-ый предназначена дл  хранени  эталонов фазового пуска (гдер М/гг ). Рассмотрим работу логического запоминающего устройства. Начнем с операции выдачи фазового пуска. В исходном состо нии сумматор 8 установлен в нулевое состо ние сигналом на шине 33, , ходной регистр 11 установлен в нулевое состо ние сигналом на шине 43, цели переносов сумматора 8 отключены нулевым сигналом на шине 32, ключ 14 закрьпг , на регистре 3 адреса установлен адрес первого эталона фазового пуска, распределитель сигналов 5 установлен в начальное состо ние сигналов на шине 29, что означает отключение коммутатора 13 и коммутатора 4. На шины 34 и ЗО поступают сигналы разрешени  и первый эталон считывает.   из матрицы 1 через элементы И 6 на сумматор 8, На Ш1шу 35 поступает управл ющий сигнал, и содержимое сумматора 8 через элементы И 9 перепись ваетс  в выходной регистр 11, На шину 36 поступает сигнал и содержимое стар шего разр да выходного регистра 11 поступа:ет на шину 38. Подсчет числа вьцанных символов с выходного регистра 11 происходит следующим образом. Регистр 3 адреса устанавливаетс  в нулевое состо ние подачей сигналов на шину 27. На шину 22 подаютс  сигналы счета Проверка количества вьианных символов производитс  опросом дешифратора 17 при подаче сигналов на шину 21. На шине 20 по вл етс  единичный сигнал, если вьдано m символов фазового пуска. При передаче последуюших эталонов фазового нуска на регистре 3 адреса уста навливаетс  адрес 1 эталона и программным путем производитс  модификаци  адреса. Число вьщанных эталонов определ етс  опросом дешифратора 17 (на шине 18 по вл етс  единичный сигнал, если вьщаны все эталоны). Аналогично рассмотрим операцию пр№ема фазового пуска. В исходном состо нии ключ 14 открыт, сумматор 8 устано лен внулевое состо ние, цепи переноса подключены и сумматор 8 вьшолн ет рол арифметического сум.матора, распредели тель сигналов 5 установлен в начальное состо ние, коммутатор 15 отключен. Подачей сигнала на шину 28 распределитель сигналов устанавливаетс  в первое положение. На шину 3fc подаетс  сигнал и содержимое регистров 11 и 12 сдвигаетс  влево на один разр д. На шину 4О поступает сигнал и символ информации поступает по шине 39 и через .ключ 14 записываетс  в младший разрад выходного регистра 11.,Коммутатор 13 адреса подключает выходы регистра 12 (распределитель 5 в первом состо  ии) к входам регистра 3 адреса. На шину 26 подаетс  сигнал и содержимое первой группы из S - разр дов регистра 12 переписываетс  в регистр 3 адреса. При подаче на шину 34 сигнала из матр цы 1 считаетс  код ошибки и через коммутатор 4, установленный в первое сос то ние, через элементы ИЛИ 7 поступае на счетные входы сумматора 8. Производитс  опрос элемента ИЛИ 16 подачей сигнала на шину 41. При нулевом сш иале на шине 42, т.е. ошибка меньше допустимой , производитс  опрос следующих разр дов репютров 12 и 11. Дл  этого распределитель сигналов 5 устанавливаетс  в следуюшее состо ние подачей сигнала на шину 28. Коммутатор 13 подключает выходы следуюшей группы разр дов регистров 12 и 11 и осушествл етс  проверка числа ошибок в этой группе , как это было показано выше, суммарна  ошибка {. накапливаетс  в сумматоре 8. Процесс приема фазового пуска продолжаетс  до окончани  просмотра всей группы разр дов регистра 12 и 11, единичньй сигнал на шине 31, при условии, что суммарна  ошибка не превышает числа допустимых ошибок tgon , т.е. нал, чие нулевого сигнала на шине 42. Если в процессе обработки на шине 42 по витс  единичный сигнал, т.е. число ошибок превьюит допустимое, то алгоритм приема фазового пуска начинаетс  с самого начала . . Выполнение операций кодировани , де- кодировани  информации в циклическом коде подробно изложено в (Ц). Кратко опишем выполнение операции кодировани  информации в циклическом коде данным логическим запоминающим устройством, дд  получени  комбинации циклического кода нужно умножить строки матрицы проверочных символов R, порождающей матрицы на коэффициенты информационного многочлена п (х) и результаты произведений сложить. в исходном состо нии коммутатор 15 находитс  в положении вьдача, ключ 14 закрыт, в регистре 3 адреса установлен 2 -ой  чейки матрицы 1, сумматор 8 установлен в нулевое состо ние, цепи переноса отключены, в выходном регистре 11 записана информационна  последовательность, распределитель сипналов 5 установлен в начальное положение , На шину 36 подаетс  сигнал и содержимое регистров 12 и 11 сдвигаетс  влево на один разр д, и символ информационной последовательности поступает на шину 38 и одновременно через коммутатор 15 и.элемент ИЛИ 10 на вход дешифратора 2 и если символ единичный, то из матрицы 1 считьшаетс  один из многочленов проверочных символов порождающей матрицы и через элементы И 6 (на шине ЗО-единичньш сигнал) запись, ваетс  в сумматор 8, На шину 21 подаетс  сигнал и провер етс  условие вьдачи т информационных символов из выход- 9 но го регистра 11, о чем будет сеидетел ствовать сигнал на шине 20, Если вьда меньше m символов, то есть на шине 20 отсутствует сигнал, то содержимое регистра 3 адреса увеличиваетс  на единицу , дл  этого на шину 21 подаетс  сигнал и далее нродолжаетс  вьщача информационных символов из выходного р& гистра 11 и считьшани  многочленов про верочньк символов из матрицы 1, котор суммируютс  по модулю два с содержим сумматора 8. Бели вьвдано m символов, то на шине 20 по вл етс  сигнал, то ес из выходного регистра 11 будет вьщана вс  информационна  последовательность, а в сумматоре 8 будет записан многочлен проверочных символов кодовой последовательности На шину 35 поступает сигнал.и многочлен проверочных символов переписываетс  через элемент И 9 в выходной регистр 11 из сумматора 8, причем проверочные символы заполн ют К старших разр дов выходного регистра 11 а содержимое младших разр дов не имеет значени . При дальнейшем поступлении импульсов сдвига на шину 36 проверочные смиволы поступают на шину 38, Пос ле каждого такта сдвига опрашиваетс  дешифратор 17 подачей на шину 21 сиг нала и провер етс  условие вьдачи П, символов кодовой последовательности, о чем .будет свидетельствовать сигнал на шине 19. Бзли условие не выполн етс  , то продолжаетс  вьщача проверочных символов , в противном случае кодирование заканчиваетс  В описанном устройстве расширена область применени  за счет операций синхронизации по циклам и, таким образом , совмещены в одном устройстве функ ции кодирование-декодировани  и синхронизации по циклам. Это позвол ет уменЕ шить аппаратурные затраты на 20-30% и повысить регул рность устройства. Формулаизобретени  Логическое запоминающее устройство содержашее пocлeдoвiaтeльнo соединённью регистр адреса, дешифратор адреса и накопитель , дополнительньп регистр, соединенный с регистром адреса, первые 24 , входы которого соединены с одними из выходов сумматора, элементы И, первые входы которых подключены к выходам сумматора, вторые - к одной из управл ющих шин, а выходы - ко входам вь ходного регистра, ключ, соединенный с выходным регистром, коммутатор приема- вьщачи, выход которого подключен к одному из входов первого элемента ИЛИ, выход которого соединен с управл юшим входом дешифратора адреса, о т л и чающеес  тем, что, с целью расширени  области применени  устройства за счет обеспечени  возможности вьшол- нени  в нем операций синхронизации по циклам, оно содержит коммутатор сигналов чтени , коммутатс адреса, распределитель сигналов, дополнительный регистр, дополнительные элементы И, второй эле- мент ИЛИ и группу дополнительных элементов ИЛИ, причем входы коммутатора адреса подключены к выходам распределител  сигналов, дополнительного регистра и выходного регистра, а вькоды - ко вторым входам регистра адреса, один из выходов выходного регистра соединен со входом дополнительного регистра, входы комкгутатора сигналов чтени  подключены к выходам распределител  сигналов и накопител , а выходы - к одним из входов дополнительных элементов ИЛИ, выходы которых соединены с первыми входами сумматора, входы дополнительных элементов И подключены к выходам накопител , а выходы - соответственно к другим входам дополнительньк элементов ИЛИ и вторым входам сумматора, другие входы сумматора и друга  управл юща  шина соединены со входами второго элемента ИЛИ, управл ющие входы распределител  сипшлов, дополнительных элементов И, ДОПОЛНИ ельного регистра и сумматоры соединены с соответствующими управл ющими шишами , Источники информации, Прип тью во внимание при экспертизе 1,Авторское свидетельство СССР № 553682, кл. О-11 С 15/ОО, 1976. 2,Авторское свидетельство СССР NO 610174, кл. О- 11 С 15/00, 1976 (прототип).