3 срабатывани разр дов дйоичного счет чика.,Цель 113обрете1га - получение полного контрол , работы двоичнотх) счетчика. Цель достигаетс тем, что в устройс во дл контрол работоспособности двоич ного счетчика, содержащее входную шину , двоичный счетчик, выходной элемент И и элемент ИЛИ, вьйсод которого соединен с первым входом выходного эле- мента И, входна шина соедннена со вхо дом счетчика, введены дешифратор, триг теры контрол по числу выходов дешифратора , элементы И, количество которых на один меньше, чем количество триггеров контрол , шины сброса и опроса, вхо- ды дешифратора соединены с вых эдамт двоичного счетчика, каждый выход дешиф ратора, кроме первого, соединен с первы входом соответствующего элемента И, Выход которого соединен со счетным входом соответствуюшего триггера контрол , а второй вход элемента И Соё динен с пр мым выходом предьщущего триггера -контрол , первый выход дешифратора сое- динен со счетным входом первого тригге ра контрол , шина сброса соединена со -Входами установки в О триггеров контрол , инверсные выходы которых соединены со входами элемента ИЛИ, шина оп са соединена со вторым входом выходного элемента И. На чертеже представлена блок-схема устройства дл контрол работоспособности двоичного счетчика, Блбк хема включае т двоичный счетчик 1, дешифратор 2, элемент И, триггеры контрол 3, 4, 5, б, 7, 8, 9, эле|Мент ИЛИ 1О, выходной элемент И| :11, входную шину 12, шину 13 сброса л шину 14 опроса. На чертеже входна шина 12 соединена со Входом двоичного счетчика 1, выходы которого соединены со входами дешифратора 2, выходы котчэрогб, кроме пе Bdro, соединены с первыми входами элементов И 3, 4, 5 выходы которых соединены соответственно со счетными входами триггеров контрол 7, 8, 9 пр мые выходы триггеров контрол б, 7, 8 соединены соответственно со вторыми входами элементов И 3, 4, 5, первый выход . дешифратора 2 соединен со счетным вхо: дом триггера контрол б, шина сброса 13 соединена со входами установки в О триггеров контрол б, 7, 8, 9, ин версные выходы которых соединены со входами элемента ИЛИ 1О, выход которо 7 ГО еоедпнон с первым входом выходиого эломонта И 11, второй В.1ход которого соединон с, шиной опроса 14. Устройство работает сл.сдующим образом . В исходном состо нии на нулевых выходах триггеров контрол б, 7, 8, 9 присутствуют логические , которые поступают на входы элемента ИЛИ 10. Двоичный счетчик 1 в паре с дешифратором 2 преобразует последрвателыюсть импульсов, поступающую по входной шине 12 таким образом, что на выходах дешифраторы 2 поочередно по вл ютс импульсы. Импульс с первого выхода дешифратора 2 устанавливает в единичное состо ние триггер контрол б, при этом на соответствующем входе элемента ИЛИ 10 по вл етс логический О. Логическа 1 с выхода три1;гера контрол б разрешает прохождение импульса со второго вЙ1хода -дешифратора 2 через элемент И 3 на счетный вход триггера контрол 7. Импульс со второго выхода дешифратора 2, пройд через элемент И уст.аио- вит в единичное состо ние триггер контрол 7, который даст разрешение на элемент И 4 на прохождение очередного импульса с выхода дешифратора 2, на со- ответствуюшем входе элемента ИЛИ 1О установитс логический О и т.д. При последовательном срабатывании триггеров контрол б, 7, 8, 9 логические нули установ тс на всех входах элемента ИЛИ 10. Таким образом, подтвержда правильность работы двоичного счетчика 1 за цикл, на выходе элемента ИЛИ 10 установитс логический О, который запретит прохождение на выход устройства сигнала аварии, поступающего в конце цикла рабрты двоичного счетчика 1 по шине 14. Импул, поступающий по шине 13 после сигнала опроса, в конце цикла работы двоичного счетчика 1, установит триггера контрол в исходное состо ime к процесс контрол повтор етс , т.е. ведетс непрерывно. В случае нарушени очередности ера- / батывани разр дов двоичного счетчика или .работы одного из разр дов в режиме повторител нарушитс очередность по влени импульсов на выходах дешифратора 2, вследствие чего не сработает один из триггеров контрол б, 7, 8, 9 при этом на выходе элемента ИЛИ 10 сохранитс логичоска 1, которал разреIIJHT прохождений на выход устройства сигнала аварии, который можно испольао вать дл остановки двоичного счетчика 1 формула изобретени Устройство дл контрол работоспособности двоичного счетчика, содержащее входную шину, двоичный счетчик, выходной элемент И и элемент ИЛИ, вы которого соединен с первым входом выходного элемента И, входна шина соединен а со входом двоичного счетчика, отличающес тем, .-что, с це лью получени полного контрол в него введены дешифратор, триггеры контрол по числу выходов дешифратора, элементы И, количество которых на один меньше, чем количество триггеров контрол , ши-г ны сброса и опроса, входы дешифратора соединены с выходами двоичного счетчика , кйждый выход дешифратора, кроме nepBorq соединено первым входом COOINпетствуюшего :элемента И, выход которого со счетным входом соответствуюшего триггера контрол , а вто1)Ой вход элемента И соединен с пр мым выходом предыдущего триггера контрол -, первый выход дешифратора соединен со счетным входом первого триггера контрел , шина сброса соединена со входами установки в О триггеров контрол , инверсные выходы которых соединены со входами элемента ИЛИ, шина :onpoc k соединена со вторым входом выходного элемента И. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 355746. кл. Н 03 К 21/34, 1974. 2.Авторское свидетельство СССР № 437227, кл. Н 03 К 23/02, 1975 (прототип). 3 triggered dioic counter bits., Acquisition goal is to get full control, operation of the binary counter. The goal is achieved by the fact that the device for monitoring the operability of a binary counter, containing an input bus, a binary counter, an output element AND, and an OR element whose output is connected to the first input of the output element AND, the input bus is connected to the input of the counter, the decoder, the control triggers by the number of outputs of the decoder, the elements And, the number of which is one less than the number of triggers of the control, the reset and poll bus, the inputs of the decoder are connected to the output of the binary counter, each output of the decoder, except for The first one is connected to the first input of the corresponding element I, the output of which is connected to the counting input of the corresponding control trigger, and the second input of the AND element is connected to the direct output of the previous trigger –control, the first output of the decoder is connected to the counting input of the first control trigger, the reset bus is connected to the Inputs of the installation in the control O triggers, the inverse outputs of which are connected to the inputs of the OR element, the opus bus is connected to the second input of the output element I. The drawing shows the block diagram of the device d controlling the binary counter efficiency, ie include Blbk Hema binary counter 1, decoder 2, AND gate, a control flip-flops 3, 4, 5, b, 7, 8, 9, elements | Ment OR 1D, the output member and | A: 11, input bus 12, bus 13 reset l bus 14 polling. In the drawing, the input bus 12 is connected to the input of the binary counter 1, the outputs of which are connected to the inputs of the decoder 2, the outputs of Kotcherogg, besides ne Bdro, are connected to the first inputs of the elements And 3, 4, 5 whose outputs are connected respectively to the counting inputs of control triggers 7, 8 , 9 direct outputs of the control triggers, 7, 8 are connected respectively to the second inputs of the elements And 3, 4, 5, the first output. decoder 2 is connected to the counting input: control b trigger house, reset bus 13 is connected to the installation inputs in control control triggers b, 7, 8, 9, the reverse outputs of which are connected to the inputs of the element OR 1O, the output of which is 7 is connected to the first input output terminal 11, the second B.1 of which is connected to the interrogation bus 14. The device works in the following way. In the initial state, at the zero outputs of the triggers of control b, 7, 8, 9 there are logical ones that arrive at the inputs of the element OR 10. A binary counter 1 paired with a decoder 2 converts the last pulse of the pulses arriving at the input bus 12 in such a way that at the outputs decoders 2 alternately appear pulses. A pulse from the first output of the decoder 2 sets the trigger control b to one, and a logical O appears at the corresponding input of the element OR 10. Logic 1 from output three1; the control key b allows the pulse from the second input signal from the decoder 2 to pass through 3 to the counting input of the trigger control 7. An impulse from the second output of the decoder 2, passed through the element I set the trigger control 7 to one state, which will give permission to the element I 4 to pass the next pulse from the output of the decoder 2 , at the corresponding input of the element OR 1O a logical O will be established, and so on. When the triggers of control b, 7, 8, 9 are triggered, logical zeros are set at all inputs of the element OR 10. Thus, confirming the correct operation of the binary counter 1 per cycle, a logical O will be set at the output of the element OR 10, which will prevent the device from passing the alarm signal arriving at the end of the cycle of binary counter 1 through bus 14. An impulse coming through bus 13 after the interrogation signal, at the end of the binary counter 1 cycle, sets the control trigger to its initial state ime to monitor an op, i.e. leads continuously. In the event of violation of the sequence of the binary- or binary counter bits or one of the bits in the repeater mode, the pulse sequence at the outputs of the decoder 2 will be disrupted, as a result of which one of the control b, 7, 8, 9 triggers on the output of the element OR 10 is saved logical unit 1, which allows for IIJHT passes to the output of the device alarm signal, which can be used to stop the binary counter 1 invention The device for monitoring the operability of the binary counter, containing the input bus, the binary counter, the output element AND, and the OR element, which you connect to the first input of the output element AND, the input bus is connected to the input of the binary counter, characterized by the fact that, in order to get full control, the decoder is entered into it, control triggers by the number of outputs of the decoder, the elements And, the number of which is one less than the number of control triggers, the reset and poll pins, the inputs of the decoder are connected to the outputs of the binary counter, each output of the decoder, except nepBorq, is connected by the first input of COOINpet element: whose output is with the counting input of the corresponding control trigger, and wto1) The input of the AND element is connected to the forward output of the previous control trigger, the first output of the decoder is connected to the counting input of the first control trigger, the reset bus is connected to the installation inputs in O control triggers, the inverse outputs of which are connected to the inputs of the OR element, bus: onpoc k is connected to the second input of the output element I. Sources of information taken into account during the examination 1. USSR author's certificate No. 355746. кл. H 03 K 21/34, 1974. 2. USSR author's certificate No. 437227, cl. H 03 K 23/02, 1975 (prototype).