SU653624A1 - Оперативное запоминающее устройство - Google Patents

Description

Предлагаемое изобретение относитс  к области вычислительной техники, а именно, к запоминающим устройствам.

Наличие большого количества запоминающих элементов приводит к уменьшению надежности оперативного запоминающего устройства. Поэтому одной из основных проблем при создании запоминающих устройств большой емкости  вл етс  проблема увеличени  их надежности.

В насто щее врем  известны оперативные запоминающие устройства, в которых резервирование запоминающих элементов пам ти оперативного запо.минающего устройства производитс  с помощью посто нного запоминающего устройства, которое позвол ет исправл ть неисправные запоминающие элементы, или с помощью ассоциативного запоминающего устройства, которое производит переадресацию неисправных чисел оперативного запоминающего устройства 1.

Из известных оперативных запоминающих устройств наиболее близким по технической сущности к предлагаемому  вл етс  запоминающее устройство, содержащее первый регистр адреса, вход которого соединен с входом ассоциативного блока пам ти, а

ВЫХОД - с первым входом блока коммутации второй вход которого соединен с выходом ассоциативного блока пам ти, выход блока коммутации подключен к входу дешифратора адреса, соединенного с накопителем 2.

Недостатком такого оперативного запоминающего устройства  вл етс  избыточность оборудовани , св занна  с тем, что в информационной части ассоциативного запоминающего устройства необходимо хранить весь код адреса каждого резервного слова накопител , а отсюда и. пониженна  надежность работы оперативного запоминающего устройства.

Целью предполагаемого изобретени   вл етс  повыщение надежности устройства.

Поставленна  цель достигаетс  тем, что устройство содержит второй регистр адреса и элемент ИЛИ, входы которого соединены с выходами ассоциативного блока пам ти, выход соединен с третьим входом блока коммутации, входы младщих разр дов второго регистра адреса соединены с выходами младших разр дов первого регистра адреса, входы старших разр дов соединены с выходом блока коммутации, а выход - с входом дешифратора адреса.

На чертеже представлена блок-схема оперативного запоминающего устройства.

Оперативное запоминающее устройство содержит первый регистр адреса 1, адресный вход 2 которого соединен со входом признаковой части 3 ассоциативного блока пам ти, выход которого соединен с устройством управлени  4. Выходы дещифратора адреса 5 св заны, со входами блока 6, состо щего из основного и резервного накопител , выходы которого соединены с блоком разр дных цепей 7, который св зан со схемой контрол  8, соединенной с устройством управлени  4. На информационный вход 9 блока разр дных цепей 7 подаетс  код числа записываемый в оперативное запоминающее устройство, кро.ме того, оно содержит блок коммутации 10 и второй регистр адреса 11. Выходы младших разр дов 12 первого регистра адреса 1 соединены со входами младщих разр дов 13 второго регистра адреса 1 1, а выходы старших разр дов 14 первого регистра адреса 1 соединены со входами 15 блока коммутации 10. Выходы блока коммутации 10 св заны со входами старших разр дов 16 второго регистра адреса И. Кроме того, управл ющий вход 17 блока коммутации 10 соединен с устройством управлени  4, а информационна  часть ассоциативного блока пам ти 18 соединена со входами 19 блока коммутации 10.

Устройство работает следующим образом Числа оперативного запоминающего устройства блока 6, состо щего из ocHOBHctro и резервного накопителей, разбиваютс  условно на группы с одинаковым количеством чисел в каждой группе. Старщие разр ды кода адреса, подаваемого на первый регистр адреса 1 образуют номер группы, а младшие разр ды - номер числа в группе. Таким образом, адреса чисел оперативного за 10минающего устройства повтор ютс  в каждой группе. Часть групп образует основной накопитель, а друга  часть - резервный накопитель оперативного запоминающего устройства. В информационной части 18 ассоциативного блока пам ти записаны коды адресов резервных групп, т. е. только старшие разр ды кода адреса числа.

В режиме «за-пись или «считывание код адреса запрашиваемого числа оперативного запоминающего устройства подаетс  на адресный вход 2 первого регистра адреса 1 и на вход признаковой части 3 ассоциативного блока пам ти. Код адреса с выхода второго регистра адреса 11 подаетс  на дещифратор адреса 5, который выбирает требуемое число в блоке 6. При этом в режиме «запись информаци  поступает на информационный вход 9 и через блок разр дных цепей 7 записываетс  в выбранное дещифратором число блока 6, а в режиме «считывание , если схема контрол  8 не обнаружила ошибку, из выбранного числа основного накопител  блока 6 инфор.маци  считываетс  через блок разр дных цепей 7.

5В том случае, когда при считывании информации из основного накопител  блока 6 схема контрол  8 обнаружила ошибку, она выдает сигнал на устройство управлени  4, которое в свою очередь выдает сигнал на запись кода адреса неисправного числа с адресного входа 2 в признаковую часть 3 ассоциативного блока пам ти (признакова  часть 3 ассоциативного блока пам ти заполн етс  неисправными адресами последовательно ). Таким образом запоминаетс 

5 код адреса неисправного числа основного накопител  блока 6.

В дальнейшем при обращении по какомулибо адресу к оперативному запоминающему устройству код адреса подаетс  одновременно во все слова признаковой части 3 ассоциативного блока пам ти. Если ни один из кодов адреса, хран щихс  в признаковой части ассоциативного запоминающего устройства не совпал с пришедши.м кодом адреса , что означает, что обращение произо5 щло к исправному числу оперативного запо .минающего устройства, то устройство управлени  4 выдает сигнал на управл ющий вход 17 блока коммутации 10 и старшие разр ды кода адреса запраиливаемого числа с выхода 14 попадают на вход 15, проход т

0 через блок коммутации 10 и записываютс  во второй регистр адреса 11. Кроме того, младшие разр ды кода адреса запрашиваемого числа тоже перезаписываютс  по входу 13 во второй регистр адреса П. Таким образом, при обращении к исправному числу код адреса этого числа не из.мен етс  и дешифратор адреса 5 выбирает это число в основном накопителе блока 6. Если же в одном из чисел признаковой части 3 ассоциативного блока пам ти хран щийс  и пришедший код адреса совпали, что означает, что обращение произошло к неисправному числу основного накопител  блока 6, то из числа информационной части 18 ассоциативного блока пам ти, соответствующего числу его признаковой части 3, в которо.м произощ ло совпадение кодов, производитс  считывание кода адреса резервной группы. При этом устройство управлени  выдает сигнал на управл ющий вход 17 блока коммутации 10 и со входа 19 код адреса резервной группы

0 проходит через блок коммутации и записываетс  через входы старших разр дов 16 во второй регистр адреса П.

Младшие разр ды кода адреса запрашиваемого числа без изменени  перезаписываютс  из первого регистра адреса 1 во второй регистр адреса 11. С выхода второго регистра адреса 11 измененный код адреса подаетс  на дешифратор адреса 5, который выбирает число из резервного накопител  блока 6

Таким образом, при обращении к неисправному числу, наход щемус  в одной из групп основного накопител , происходит обращение к исправному числу, имеющему тот же адрес, но наход щемус  в резервной группе накопител .

Следует отметить, что резервный накопитель  вл етс  неотъемлимой частью основного накопител , так что не требуетс  никаких дополнительных цепей управлени  оперативным запоминающим устройством.

Предлагаемое оперативное запоминающее устройство по сравнению с указанным прототипом имеет меньщую избыточность оборудовани  за счет того, что в информационной части, ассоциативного запоминающего устройства хран тс  не все, а только старщие разр ды кода адреса резервного числа оперативного запоминающего устройства .

Меньша  избыточность оперативного запоминающего устройства обусловливает увеличение надежности работы устройства, уменьщение его стоимости и габаритов.

Claims (2)

1. Патент США № 3245049, кл. 340-174.5 1974.

2. Патент США № 3501748, кл. 340-172.5, 1975.