SU559282A1 - Оперативное запоминающее устройство - Google Patents

Description

Это достигаетс  тем, что в устройство введены сумматор, элемент ИЛИ и одноразр дные элементы свертки, nepBbie входы которых подключены к выходам блока разр дных цепей и к оДнпм из входов сумматора 1„ вторые входы одноразр дных элементов свертки соедииены с другим выходом блока управлени , третьи входы одаоразр дных элементов свертки подключены к выходам ассоциативного накопител , третьи входы которого соединены с выходами сумматора и входами элемента ИЛИ, выход которого подключен к входу блока управлени , информационные входы сумматора соединены с информационными входами устройства, выходы одноразр дных элементов свертки соединены с вы ходами устройства.

На чертеже представлена блок-схема предлагаемого устройства.

Оперативное заполшнающее устройство содержит регистр адреса 1, выходы которого соединены с входами дешифратора адреса 2 и с входом ассоциативного накопител  3. Выходы дешифратора адреса 2 соединены с соответствующими входами блока накопител  4, а выходы блока накопител  соединены с блоком разр дных цепей 5, на информационные входы 6 которого подаетс  код числа, заиисываемый в ОЗУ. Кроме того, ассоциативный накопитель 3 соединен с блоком управлени  7Оперативное запоминающее устройство содержит также сумматор 8, элемент ИЛИ 9 и одноразр дные элементы свертки 10 (по одному на один разр д сшеративного запоминающего устройства) Входы 11 сумматора 8 соединены с информационными входами 6 блока разр дных цепей 5, а выходы сумматора 8 с входами элемента ИЛИ 9 и с входами 12 ассоциативного накопител  3. Кроме того, выходы 13 ассоциативного накопител  3 соединены с третьими входами 14 соответствующих одноразр дных элементов свертки 10, вторые входы 15 которых соединены с блоком управлени  7, который соединен с выходом элемента ИЛИ 9.

Выходы 16 блока разр дных цепей 5 соедине1п 1 с первыми входами, 17 соответствующих одноразр дных элементов свертки 10 и с входами 18 сумматора 8.

Устройство работает следующим образом. В режиме запись или считывание код адреса запрашиваемого числа наксшител  4 подаетс  в регистр адреса I. Код адреса с выхода регистра адреса 1 подаетс  на дешифратор адреса .2 и на ассоциативный накопитель 3. Дешифратор адреса 2 выбирает требуемое число в накопителе 4.

В режиме, запись на информационный вход 6 блока разр днЬ1х цепей 5 подаетс  код числа, который записываетс  в соответствующее чисЛо накопител  4 и через входы 11 записываетс  в сумматор 8. Затем блок управлени  7 выдает сигнал на считывание информации из числа накопител  4, в которое в предыдущий момент была записана информаци  (на регистре адреса 1 продолжает оставатьс  код адреса, к которому производилось обращение по зш1иси к ОЗУ). Блок управлени  7 выдает сигнал ш вторые входы 5 одноразр дных элементов свертки 10, блокиру  их, и считавша  из накопител  i информаци  не проходит на выходы 19 ОЗУ, а подаетс  на входы 18 сумматора 8.

В сумматоре производитс  сложение по модулю два записанного и считанного кода числа и в тех разр дах сумматора 8, в которых не произошло совпадение записанного и считанного кодов, по вл етс  единица. Таким образом, наличие единицы на выходе сумматора 8 в каких-либо разр дах свидетельствует о неисправности в этих разр дах числа накопители 4, к которому произошло обращение по записи. При по влении хот  бы одной единицы ш выходе сумматора 8 на выходе элемента ИЛИ 9 по вл етс  единица. Тогда блок управлени  7 выдает сигнал на запись в число ассоциативного накопител  3 кода адреса неисправного числа ОЗУ из регистра адреса 1 (ассоциативный накопитель 3 заполн етс  последовательно), а в число ассоциативного накопител  3, соответствующего числу, в которое записан код адреса неисправного числа накопител  4, записываетс  из сумматора код, который получилс  в результате сложени  записанного и считанного кодов чисел. Таким образом, ассоциативный накопитель запоминает адреса неисправных чисел накош1тел  4, а также запоминает, какие неисправные разр ды имеютс  в зтом числе.

В случае равенства записанного и считанного кодов на выходе сумматора 8 будут присутствовать одни нули во всех разр дах и блок управлени  7 не выдаст сигнала на запись кода числа накопител  4 в ассоциативный накопитель 3.

В режиме считывание код адреса числа, к которому производитс  обращение по считыванию, подаетс  с выхода регистра 1 во все числа ассоциативного накопител  3. Если ни один из кодов адресов хран щихс  в ассоциативном накопителе 3 не совпал с прищедпшм кодом адреса, что означает, что обращение произошло к исправному числу накопител  4, то дешифратор адреса 2 выбирает соответствующее число из накопител  4, и производитс  считывание информации из этого числа. Так как блок управлени  7 выдает соответствующий (догнал на вторые входы 15 одноразр дных элементов свертки 0, а с выходов 13 ассоциативного накопител  3 на третьих входах 14 одноразр дных элементов свертки Ю присутствуют нули, которые не могут изменить считанный код числа, то с вькодов 16 считанный код числа попадает на первые входы 17 одноразр дных элементов свертки 10 (каждый разр д считанного кода - на соответствующую схему свертки 10) и проходит без изменений через них на выходы 19 ОЗУ.

Claims (3)

1. Если же в одном из чисел ассоциативного накопител  3 хран щийс  код адреса и пришедший код адреса и пришедший код адреса совпали, что означает, что обращение произошло к неисправному числу накопител  4, то из числа ассоциативного накопител  3, соответствующего числу асооадативного накопител  3, в котором произошло сх)впадение кодов, производитс  считывание кода. У этого кода единицы присутствуют в тех разр дах, которые соответствуют неисправным разр дам числа накопител  4, к котсрому производитс  обращение по считьшанню. Этот код подаетс  на третьи входы 1 соответствующих одноразр дных элементов свертки 10, и когда на первых входах 17 соответствующих одноразр дных элементов свертки 10 по вл етс  считанный код числа, происходит исправление тех разр дов считанного кода числа, которые попадают на те одноразр дные элементы свертки 10, на третьих входах 14 которых присутствуют единицы , и тогда на выходах 19 ОЗУ будет по вл тьс  только правильна  информаци . Таким образом, при обращении по считыванию к какому-либо числу накопител  4, в котором имеютс  неисправные разр ды, отказы любой кратности, на выходах 19 ОЗУ будет по вл тьс  только правильно считанна  информаци . Предлагаемое оперативное запоминающее устр ойство имеет более высокую надежность, так как позвол ет обнаруживать и исправл ть отказы чисел накопител  любой кратности. Кроме того, за счет того, что избыточность предлагаемого ОЗУ практически не зависит от кратности отказов уменьшаетс  объем используемой аппаратуры, что приводат к уменьшению его стоимости и габаритов, а также улучшению его ремонтопригодности. Формула изобретени  Оперативное запоминающее устройство, содержащее последовательно соединенные регистр адреса , дешифратор адреса, накопитель и блок разр дных цепей, ассоциативный накопитель, первый вход которого соединен с выходом регастра адреса, второй вход ассоциативного накопител  подключен к одному из выходов блока управлени , адресные входы устройства подключе}1ы к входам регистра адреса , информационные входы устройства соединены с входами блока разр дных цепей, отличающее;   тем, что, с целью повышени  надежности устройства, в него введены сумматор, элемент ИЛИ и одноразр дные элементы свертки, первые входы которых подключены к выходам блока разр дных цепей и к одним из входов сумматора, вторые входы одноразр дных элементов свертки соединены с другим выходом блока управлени , третьи входы одноразр дных элементов свертки подключены к выходам ассоциативного накопител , третьи входы которого соединены с выходами сумматора и входами элемента ИЛИ, выход которого подключен к входу блока управлени , информационные входы сумматора соединены с информационными входами устройства, выходы одноразр дных элементов свертки соединены с выходами устройства. Источники информации, прин тые во внимание при экспертизе: США № 3422402, кл. 340-172,5, 1.Патент опубл. 1968.
2. 2.Патент США № 3501748, кл. 340-172,5, опубл. 1969. ФРГ N 1290973, кл. 21 а 37/66,
3. 3.Патент опубл. 1970.