Claims (2)
9лементов И, группы 9 элементов ИЛИ, регистр 1О сдвига, распрепелитель 11 импульсов. Устройство функционирует в соотвегствии с предложенной авторами прибли- женной зависимостью. 1.5 ГА2Гв |Л| + |В|+ 0.5|1Л1-|В|| Распределитель импульсов вырабатывает последовательность импульсов 31 38. Накапливающий сумматор 3 работает в инверсиом коде, регистры 1 и 2 операндов содержат пр мые коды чисел, при чем знаковые разр ды этих регистров всегда установлены в О, так как в выполн емой операции знаки операндов не играют роли. Управл ющим сигналом Ji производитс очистка сумма гсров 3 и однощэеменно в регисгры операндов 1 и 2 засылаютс коды чисел А и & . В с едуккаем такте управ л ющим сигналом 3j, отпираетс группа 4 элементов И и в сумматор 3 поступает код числа А ,, . После З правл ющимт сигналом Зз отпираетс группа 5 элементов И, и в сумматор 3 поступает ииверсиый код числа В . Если в сумматоре 3 получаетс отрицательное число, то управл ющий сигнал . осуществл ет инверсию наход щегос в сумматоре кода; тем самым на сумматоре формируетс абсолютна величина разности абсолютных величин операн дов. Код с сумматора передаетс на регистр 1О сдвига, когда управл квций сигнал jотпирает группу 6 элемент еж И; управл ющий сигнал ав осуществл ет сдвиг на один разр д вправо содержимого регистра 10, а управл ющий. сигнал34 одновре менно гасит содерткимое сумматора 3. Управл ющий сигнал отпкрает гру пу 7, и код с регистра 10 предаетс в сумматор. Затем управл кмдий сигнал 5 отпирает группу 4 элемент И (в сумматор передаетс пр мой код операнда А ) после чего управл ющий сигнал 3g отпирает группу 8 элементов И, и на сумматор поступает пр мой код операнда.,В, Получаемое на сумматоре число равн етс значению искомой функции, помноженному на коэффициент 1,5. Коэффициент можно рассматривать как масштабный и учитывать в дальнейших вычислени х. Например, если описанньпи способом вычисл етс значение огибающей сигнала, которое далее надо сравнивать с заданньп порогом, значение порога следует пересчитать в соответствии с масштабом . Как показано в приложении к за вке, максимальна погрешность вьгчислений не превышает 5,72%. Формула изобретени Устройство дл вычислени квадратного корн из суммы квадратов двух чисел, содержащее регистры первого и второго операндов, сумматор, регистр сдвига, группы элементов И и ИЛИ, отличающеес тем, что, с целью повышени точности вычислени , оно содержит распределитель импульсов, выходы которого с по восьмой подключены соответственно ко входу обнулени сумматора, к управл ющим входам элементов И первой и второй rpytm, сумматора, элементов И третьей группы, регистра сдвига, элементов И четвертой и п той групп, пр мые выходы регистров первого и второго операндов соединены со входами элементов V первой и п той групп соответственно, инверсный выход регистра второго операнда - с входами элементов И второй группы, входь элементов И четвертой группы подключены к выходам регистра сдвига, выходь1 элементов И первой, второй, п той и четвертой групп элементов соединены со входами элементов ИЛИ группы элементов, выходы которых подключены к суммирующим входам сумматора, а выходы последнего через элементы И третьей группы элементов - ко входам регистра сдвига. Источники информации, прин тые во внимание при экспертизе: 1.Авторское свидетельство СССР N9 404082, кл. Q 06 Р 7/38, 1971. 9 elements AND, a group of 9 elements OR, a shift register 1O, a release of 11 pulses. The device operates in accordance with the approximate dependence proposed by the authors. 1.5 GA2Gv | L | + | B | + 0.5 | 1L1- | B || The pulse distributor generates a sequence of pulses 31 38. The accumulating adder 3 operates in the inversion code, registers 1 and 2 of the operands contain direct codes of numbers, and the sign bits of these registers are always set to O, since in the operation performed the signs of the operands do not matter . The control signal Ji clears the sum of the gsr 3 and, at the same time, the codes of the numbers A and & are sent to the registers of operands 1 and 2. . In the clock cycle of the control signal 3j, the group of 4 elements AND is unlocked and the adder 3 receives the code of the number A ,,. After the control signal with the signal Z3, the group of 5 I elements is opened, and the adder 3 also receives a diversified code of the number B. If the adder 3 gets a negative number, then the control signal. inverts the code in the adder; thus, the absolute value of the difference of the absolute values of the operands is formed on the adder. The code from the adder is transmitted to the shift register 1O when the control signal, the signal j, decides group 6 of the element Hedge I; the control signal AB shifts one bit to the right of the contents of register 10, and the control. signal 34 simultaneously suppresses the content of adder 3. The control signal will open group 7, and the code from register 10 will be transferred to the adder. Then the control signal 5 unlocks the group 4 element I (the direct code of operand A is transmitted to the adder), after which the control signal 3g unlocks the group of 8 elements I, and the accumulator receives the direct code of the operand., B, The number received on the adder equals the value of the desired function multiplied by a factor of 1.5. The coefficient can be considered as scaled and taken into account in further calculations. For example, if the value of the signal envelope is calculated using the method described below, which should then be compared with a given threshold, the threshold value should be recalculated in accordance with the scale. As shown in the appendix, the maximum error of calculation does not exceed 5.72%. Apparatus of the Invention A device for calculating the square root of the sum of the squares of two numbers, containing the registers of the first and second operands, the adder, the shift register, the group of elements AND and OR, characterized in that, in order to increase the accuracy of the calculation, it contains a pulse distributor whose outputs are the eighth is connected respectively to the zeroing input of the adder, to the control inputs of the elements of the first and second rpytm, the adder, the elements of the third group, the shift register, the elements of the fourth and fifth groups, the direct outputs The registers of the first and second operands are connected to the inputs of elements V of the first and fifth groups, respectively, the inverse output of the register of the second operand — to the inputs of elements AND of the second group, input of elements AND of the fourth group are connected to the outputs of the shift register, output1 of elements AND of the first, second, n This and the fourth groups of elements are connected to the inputs of the elements OR of the group of elements whose outputs are connected to the summing inputs of the adder, and the outputs of the latter through the elements AND of the third group of elements to the inputs of the shift register. Sources of information taken into account during the examination: 1. USSR author's certificate N9404082, cl. Q 06 P 7/38, 1971.
2.Патент США № 3829671, кл. 235-158, 197О.2. US patent number 3829671, cl. 235-158, 197O.
П.P.
Фиг гFIG g
а arctg(e/A)and arctg (e / A)