SU1137460A1

SU1137460A1 - Conveyer adder

Info

Publication number: SU1137460A1
Application number: SU833606399A
Authority: SU
Inventors: Георгий Михайлович Луцкий; Татьяна Александровна Блинова; Александр Владимирович Корочкин
Original assignee: Киевский Ордена Ленина Политехнический Институт Им.50-Летия Великой Октябрьской Социалистической Революции
Priority date: 1983-03-30
Filing date: 1983-03-30
Publication date: 1985-01-30

Abstract

КОНВЕЙЕРНЫЙ СУММАТОР, содержащий в каждом разр де одноразр дный двоичный сумматор, шесть элементов И и три элемента ИЛИ, причем выход переноса одноразр дного двоичного сумматора соединен с.первым входом первого элемента И, выход которого подключен к первому входу первого . элемента ИЛИ, выход второго элемента И соединен с первым входом второго элемента ИЛИ, выход которого подключен к первому входу третьего элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого соединен с выходом суммы данного разр да сумматора, о тлнчающийс тем, что, с целью повышени его быстродействий, конвейерный сумматор дополнительно содержит в каждом разр де седьмой элемент И, регистр и шифратор промежуточных сумм, причем входы первого и второго разр дов регистра соединены соответственно с входами разр дов первого и второго операндов конвейерного сумматора, входы треть-его и четвертого разр дов регистра соединены с первым и вторым входами переноса данного разр да конвейерного сумматора, входы п того и шестого разр дов регистра соединены с первым и вторым входами промежуточных сумм данного разр да конвейерного сумматора, вход седьмого разр да регистра соединен с управл к цим входом разр да конвейерного сумматора , входы восьмого, дев того и дес того разр дов регистра соединены соответственно с первым, вторым и третьим входами сумм разр да конвейерного сумматора, выходы разр дов регистра с первого по третий соедиi нены с соответствующими входами одноразр дного двоичного сумматора, выход суммы которого подключен к первому входу шифратора промежуточных сумм и к первому входу четвертого элемента И, выход которого соединен с вторым входом третьего элемента ИЛИ, выход переноса одноразр дного двоичного со сумматора соединен с вторым входом шифратора промежуточных сумм, выход 4 четвертого разр да регистра соеди-. нен с nepBtiM входом п того элемено: та И, выход которого подключен к второму входу первого элемента ИЛИ, ,выход которого соединен с первым входом переноса следующего разр да конвейерного сумматора, выходы п того и шестого разр дов регистра соединены соответственно с третьим и четвертым входами шифратора промежуточных сумм, пр мой выход седьмого разр да регистра соединен с вторыми входами первого и четвертого элементов И и с управл ющим входом следующего разр да конвейерного сумматора, инA CONVEYOR SUMMATOR, containing in each discharge a one-bit binary adder, six AND elements and three OR elements, the transfer output of the single-digit binary adder connected to the first input of the first element AND whose output is connected to the first input of the first. the OR element, the output of the second element AND is connected to the first input of the second OR element, the output of which is connected to the first input of the third element AND, the output of which is connected to the first input of the third OR element, the output of which is connected to the output of the sum of this bit of the adder, that, in order to increase its speed, the conveyor adder additionally contains in each bit the seventh element I, the register and the encoder of intermediate sums, and the inputs of the first and second bits of the register are connected respectively to the inputs of the bits of the first and second operands of the conveyor adder, the inputs of the third and fourth bits of the register are connected to the first and second inputs of the transfer of this bit of the conveyor adder, the inputs of the fifth and sixth bits of the register are connected to the first and second inputs of intermediate sums of this bit yes of the conveyor adder, the input of the seventh digit of the register is connected to the control to this input of the discharge of the conveyor adder, the inputs of the eighth, ninth and tenth digit of the register are connected respectively to the first, second and the third inputs of the discharge of the conveyor adder, the outputs of the register bits from the first to the third are connected to the corresponding inputs of the one-bit binary adder, the output of which is connected to the first input of the intermediate sum encoder and to the first input of the fourth And element, the output of which is connected to the second input the third element OR, the transfer output of the one-bit binary from the adder is connected to the second input of the intermediate sum encoder, the output 4 of the fourth bit of the register of connectors. There is no nepBtiM input of the first element: that AND, the output of which is connected to the second input of the first element OR, the output of which is connected to the first transfer input of the next bit of the conveyor adder, the outputs of the fifth and sixth bits of the register are connected respectively to the third and fourth inputs the intermediate sum encoder, the direct output of the seventh bit of the register is connected to the second inputs of the first and fourth And elements and to the control input of the next bit of the conveyor adder,

Description

версный выход седьмого разр да регистра соединен с вторыми входами третьего и п того элементов И, пр мой выход восьмого разр да регистра соединен с первыми входами второго и DiecToro элементов И, инверсный выход восьмого разр да регистра соединен с первым входом седьмого элемета И, второй вход которого соединен с вторым входом второго элемента И пр мым выходом дев того разр да регистра, инверсный выход которого соединен с вторым входом шестого элемента Н, выход дес того разр да .регистра соединен с вторым входом второго элемента ИЛИ, выходы шифратора промежуточньрс сумм соединены соответственно с вторым входом переноса , с первым и вторым входами промежуточных сумм и с первьш входом суммы следующего разр да конвейерного сумматора, выходы шестого и седьмого элементов И соединены соответственно с вторьпч и третьим входами сумм следующего разр да конвейерного сумматора.The full output of the seventh bit of the register is connected to the second inputs of the third and fifth elements And, the direct output of the eighth bit of the register is connected to the first inputs of the second and DiecToro elements And, the inverse output of the eighth digit of the register And the second input which is connected to the second input of the second element And the direct output of the ninth digit register, the inverse output of which is connected to the second input of the sixth element H, the output of the tenth digit of the register is connected to the second input of the second element OR, The outputs of the encoder intermediate amounts are connected respectively to the second transfer input, to the first and second inputs of subtotals and to the first input of the sum of the next bit of the conveyor adder, the outputs of the sixth and seventh elements And are connected respectively to the second and third inputs of the next bit of the conveyor adder.

Изобретение относитс к вычислительной технике и может быть использовано в вьгаислительньк устройствах высокой производительности.The invention relates to computing and can be used in high-performance high-performance devices.

Известно накапливающее устройст- во дл суммировани чисел, представленных как в классической двоичной системе счислени ., так и в 1-коде Фибоначчи или золотом 1-коде, каждый разр д которого содержит триггер со счетным входом, элементы И, ИЛИ,, элемент сложени по модулю 2 и элемент задержки tl3.It is known to accumulate a device for summing numbers represented in both the classical binary number system and the 1-Fibonacci code or the gold 1-code, each bit of which contains a trigger with a counting input, the elements AND, OR, the addition element module 2 and the delay element tl3.

Недостатком известного устройства вл етс невысокое быстродействие.A disadvantage of the known device is low speed.

Наиболее близким к данного техническому решению вл етс сумматор, содержащий в каждом разр де одноразр дный двоичный сумматор, шесть элементов И и три элемента ИЛИ, причем выход переноса одноразр дного двоичнго сумматора соединен с первым входо первого элемента И, выход которого подключен к первому входу первого i элемента ИЛИ, выход второго элемента И соединен с первым входом второго элемента ИЛИ, выход которого,подключен к первому входу третьего элемента И, выход -которого соединен с первым входом третьего элемента ИЛИ, выход которого соединен с выходом суммы данного разр да сумматора, сумматор содержит также блок инвертировани , блок формировани дополнительны . сигналов суммы переноса и элемент .эадержки С21.The closest to this technical solution is an adder containing a single-bit binary adder, six AND elements and three OR elements in each bit, with the transfer output of the single-digit binary adder connected to the first input of the first AND element, the output of which is connected to the first input of the first i of the OR element, the output of the second element AND is connected to the first input of the second element OR, the output of which is connected to the first input of the third element AND, the output of which is connected to the first input of the third element OR, output cat cerned connected to the output amount of the discharge of the adder, the adder unit also comprises inverting unit forming complementary. the sum transfer signals and the C21 delay element.

Недостатком известного сумматора вл етс невысокое быстродействие, обусловленное тем, что он осуществлет суммирование h-разр дных чисел за п-тактов.The disadvantage of the known adder is the low speed, due to the fact that it performs the summation of h-bit numbers in p-cycles.

Целью изобретени вл етс повышение быстродействи сумматораThe aim of the invention is to increase the speed of the adder.

1 - . . one - . .

Поставленна цель достигаетс тем, что в конвейерный сумматор, содержащий в каждом разр де одноразр дный двоичный сумматор, шесть элементов И и три элемента ИЛИ, причем выход переноса одноразр дного двоичного сумматора соединен с первым входом первого элемента И, выход которого подключен к первому вхо-ду первого элемента ИЛИ, выход второго элемента И соединен с первым входом второго элемента ИШ, выход которого подключен к первому входу третьго элемента И, выход которого соединен С первым входом третьего элемента ИЛИ, выход которого соединен с выходом суммы данного разр да сумматора , в каждый разр д введены дополнительно седьмой элемент И, регистр и шифратор промежуточных сумм, причем входы первого и второго разр дов регистра соединены соответственно со входами разр дов первого и второго операндов конвейерного сумматора, входы третьего и четвертого разр дов регистра соединены с первым и вторым входами переноса данного разр да конвейерного сумматора , входы п того и шестого разр дов регистра соединены с первым и BTOpbiM входами промежуточных сумм данного разр да конвейерного сумматора , вход седьмого разр да регистра соединен с управл ющим входом раз р да конвейерного сумматора, входы восьмого,дев того н дес того разр дов регистра соединены соответственно с первым, вторым и третьим вхо дами сумм разр да конвейерного сумматора , выходы разр дов регистра с первого по третий соединены с соответствующими входами одноразр дного двоичного сумматора, выход суммы которого подключен к первому входу шифратора промежуточных сумм и к первому входу четвертого элемента И, выход которого соединен со вторым вх дом третьего элемента ИЛИ, выход переноса одноразр дного двоичного сумматора Соединен с вторым входом шифратора промежуточных сумм, выход чет вертого разр да регистра соединен с первым входом п того элемента И, выход которого подключен к второму вхо первого элемента ИЛИ, выход которого соединен с первым входом переноса следук цего разр да конвейерного сумматора , выходы п того и шестого разр дов регистра соединены соответственно с третьим и четвертым входами шифратора промежуточных сумм, пр мой выход седьмого разр да регистра соединен с вторыми входами первого и четвертого элементов И и с управл к цим входом следующего разр да , конвейерного, сумматора, инверсньй выход седьмого разр да регистра соединен с вторыми входами третьего и п того элементов И, пр мой выход восьмого разр да регистра соединен с первыми входами второго и шестого элементов И, инверсный выход восьмого разр да регистра соединен с первым входом седьмого элемента И, второй вход которого соединен с вторым входом второго элемента И и с пр мым выходом дев того разр да регистра , инверсный выход которого соедииен с вторым входом шестого элемента И, выход дес того разр да регистра соединен со вторым входом второго элемента ИЛИ, вьисоды шифратора промежуточных сумм соединены соответ ственно с вторым .входом переноса, с первым и вторым входами промежуточных сумм и с первы} входом суммы следующего разр да конвейерного сумма тора, выходы шестого и седьмого, элементов И соединены соответственно со вторым и третьим входами сумм следую щего разр да конвейерного сумматора . На фиг.1 представлена структурна схема разр да конвейерного сумматора; на фиг.2 - принципиальна схема шифратора пройежуточных сумм. Конвейерный сумматор содержит (п+5) разр дов. Каждый разр д конвейерного сумматора состоит из 10-разр дного регистра 1, входы первого и второго разр дов которого соединены соответственно с входами разр дов первого и второго операндов конвейерного сумматора, входы третьего и четвертого разр дов регистра 1 соединены с первым и вторым, входами переноса данного разр да конвейер.ного сумматора, входы п того и шестого разр дов регистра 1 соединены с первым и вторым входами промежуточных сумм данного разр да . конвейерного сумматора, вход седьмого разр да регистра 1 соединен с управл ющим входом разр да конвейерного сумматора, входы восьмого, дев того и дес того разр дов регистра 1 соединены соответственно с первым, вторым и третьим входами сумм разр да конвейерного сумматора, выходы разр дов регистра 1 с первого по третий соединены с соответствующими входами одноразр дного двоичного сумматора 2, выход суммы которого подключен к первому входу шифратора промежуточной сумм 3 и к первому входу двухвходового четвертого элемента НА, вы1ХОД переноса одноразр дного двоичного сумматора 2 соединен с вторым входом шифратора промежуточных сумм 3 и с первым входом двухвходового первого элемента И 5, выход которого подключен к первому входу двухвходового первого элемента ИЛИ 6, выход которого соединен, с первым входом переноса следующего разр да конвейерного сумматора, второй вход первого элемента ИЛИ 6 подключен к выходу п того двухвходового элемента И 7, первый вход которого соединен с выходом четвертого разр да регистра 1, п тый и шестой разр ды которого соединены соответственно с третьим и четвертым входами шифратора промежуточных сумм 3, выходы которого соединены соответственно с вторым входом переноса, с первым и вторым входами промежуточных сумм и с первым входом суммы следующего разр да конвейерного сумматора , пр мой выход седьмого разр да регнстра 1 соединен с вторыми входами первого 5, четвертого 4 элементов И и с управл ющим входом следующего разр да конвейерного сумматора, инверсный выход седьмого разр да регистра соединен с вторыми входами двухвходового третьего 8 и п того 7 элементов И, пр мой выход восьмого разр да регистра I соединен с первыми входами двухвходовых второго 9 и шестого 10 элементов И, инверсный выход восьмого разр да регистра 1 соединен с первым входом двухвходового седьмого элемента И J, второй вход которого соединен со вторым входом второго элемента И 9 и подкгаочен к пр мому выходу дев того разр да регистра 1, инверсный вькод которого соединен со вторым входом шестого элемента И 10, вы-ход дес того разр да регистра 1 соединен с вторым входом двухвходового второго элемента ИЛИ 12, первый вход которого подключен к выходу второго элемента И 9, выход второго элемента ИЛИ 12 соединен с первым входом третьего элемента И 8, выход которого соединен с первым входом двухвходового третьего элемента ИЛИ 13, второй вход которого подключен к выходу четвертого элемента И 4, выход тертьего элемента ИЛИ 13. соединен с выходом суммы данного разр да сумматора , выходы шестого 10 и седьмого П элементов И соединены-соответственно с вторым и третьим .входами сумм еледующего разр да конвейерного сумматора . Шифратор промежуточных сумм 3 разр да конвейерного сумматора служит дл формировани переноса Р| из 1с-го разр да в (+2)-й, разр дов промежуточных сумм sl S и суммы S..2 в зависимости от выходов суммы и переноса Cjj, п одноразр дного двоичного сумматора 2 и разр дов промежуточной суммы , поступающих с выходов п того и шестого разр дов регистра 1 (нижний индекс означает пор дковый номер разр да суммы, переноса, слагаемых, в зависимости от него определ етс вес этого разр да; верхний индекс означа ет номер разр да конвейерного сумматора , в котором был вычислен разр д промежуточной суммы). В данном случае шифратор 3 содержит дешифратор 14, элементы И-НЕ 1518 и элемент НЕ 19. Сответствие входов и выходов шифратора 3 приведено в таблице. Конвейерный сумматор может выполн ть поразр дное суммирование чисел представленных как в классической двоичной системе счислени , так и в избыточных 1-кода Фибоначчи или золотом 1-коде. Работает конвейерный сумматор следующим образом. Пусть на такте осуществл етс прием k-x разр дов а и bj слагаемых А и в на входы первого и второго разр дов регистра I разр да устройства. Одновременно из предыдущего ()-го разр да устройства на входы третьего и четвертого разр дов регистра I поступают соответственно перенос из (1(-2)-го разр да в 1f.fi разр д Р и перенос из ()-го. разр да в ()-й разр дp j , на .. вход п того и шестого разр дов регистра I подаютс два разр да промежуточной суммы S .Д , S 3 входы восьмого, дев того и дес того разр дов регистра I поступают разр ды суммы , S,, . На вход седьмого разр да регистра 1 может прийти либо логический нуль (это означает, что в k-й разр д устройства поступили операнды, представленные в избыточном коде), либо логическа единица (должно выполн тьс суммирование в классической двоичной системе счислени ). Лосле приема кодов регистром 1 , происходит следующее. Содержимое пер.вых трех разр дов регистра 1 поступает на вход сумматора 2, где происходит суммирование по правилам классической двоичной системы счислени разр дов операндов a.j и Ь, и переноса в k-й разр д Р|. Вычисленные в одноразр дном двоичном сумматоре 2 разр ды суммы C.i и переноса П , а также разр ды промежуточной суммы , S 2 п того и шестого разр дов регистра 1 поступают в шифратор промежуточных сумм 3, где формируетс перенос в()-й разр д Pf + 2 разр ды суммы s , s..,, S. Б то же врем при помощи второго 9, DiecToro 10 и седьмого 1 I элементов И и второго элемента ИЛИ 12 производитс , если это возможно, свертка разр дов суммы .., Sj.j (набор Oil замен етс набором И0|, поступакмцих из восьмого, дев того иThe goal is achieved in that a conveyor adder containing in each discharge a single-digit binary adder, six AND elements and three OR elements, the transfer output of the single-digit binary adder is connected to the first input of the first AND element, whose output is connected to the first input the first element OR, the output of the second element AND is connected to the first input of the second ISh element, the output of which is connected to the first input of the third AND element, the output of which is connected to the first input of the third OR element, which output connected to the output of the sum of this bit of the adder, in each bit entered additionally the seventh element And the register and encoder intermediate amounts, and the inputs of the first and second bits of the register are connected respectively to the inputs of the bits of the first and second operands of the conveyor adder, the inputs of the third and fourth register bits are connected to the first and second transfer inputs of this bit of a conveyor adder; inputs of the fifth and sixth bits of the register are connected to the first and BTOpbiM inputs of intermediate amounts of this bit and the conveyor adder, the input of the seventh digit of the register is connected to the control input of the section of the conveyor adder, the inputs of the eighth, ninth and tenth bits of the register are connected respectively to the first, second and third inputs of the discharge sum of the conveyor adder, the outputs of the bits registers one to three are connected to the corresponding inputs of a one-bit binary adder, the output of the sum of which is connected to the first input of the intermediate sum encoder and to the first input of the fourth element I, the output of which is connected to t The third input of the third element is OR, the transfer output of a one-bit binary adder is connected to the second input of the intermediate sum encoder, the output of the fourth register bit is connected to the first input of the fifth AND element, the output of which is connected to the second input of the first OR element, whose output is connected to the first transfer input of the next digit of the conveyor adder, the outputs of the fifth and sixth bits of the register are connected respectively to the third and fourth inputs of the intermediate sum encoder, the direct output of the seventh digit of the registers the country is connected to the second inputs of the first and fourth elements I and the control input to the next bit, pipeline, adder, the inverse output of the seventh bit of the register is connected to the second inputs of the third and fifth elements of I, the direct output of the eighth bit of the register is connected to the first inputs of the second and sixth elements And, the inverse output of the eighth bit of the register is connected to the first input of the seventh element And, the second input of which is connected to the second input of the second element And and to the direct output of the ninth register bit, inverse The output of which is connected to the second input of the sixth AND element, the output of the tenth decimal register is connected to the second input of the second OR element, and the intermediate sum sum encoder is connected to the second transfer input, the first and second intermediate sum inputs, and the first input the sum of the next bit of the conveyor is the sum of the torus, the outputs of the sixth and seventh, And elements are connected respectively to the second and third inputs of the sum of the next bit of the conveyor adder. Figure 1 shows a flowchart of a discharge of a conveyor adder; Fig. 2 is a schematic diagram of an intermediate value encoder. Conveyor adder contains (n + 5) bits. Each discharge of a conveyor adder consists of a 10-bit register 1, the inputs of the first and second bits of which are connected respectively to the inputs of the bits of the first and second operands of the conveyor adder, the inputs of the third and fourth bits of register 1 are connected to the first and second, transfer ports of this bit of the conveyor. totalizer, the inputs of the fifth and sixth bits of register 1 are connected to the first and second inputs of the intermediate sums of the given bit. conveyor adder, the input of the seventh bit of register 1 is connected to the control input of the discharge of the conveyor adder, the inputs of the eighth, ninth and tenth bits of register 1 are connected respectively to the first, second and third inputs of the sum of the discharge of the conveyor adder, outputs of the register 1 from the first to the third is connected to the corresponding inputs of the one-bit binary adder 2, the output of the sum of which is connected to the first input of the encoder of the intermediate sums 3 and to the first input of the two-input fourth element ON, OUTPUT One-bit binary adder 2 is connected to the second input of the intermediate sum 3 encoder and to the first input of the two-input first element 5, the output of which is connected to the first input of the two-input first element OR 6, the output of which is connected to the first transfer input of the next bit of the conveyor adder, the second input of the first element OR 6 is connected to the output of the fifth two-input element AND 7, the first input of which is connected to the output of the fourth bit of register 1, the fifth and sixth bits of which are connected to But with the third and fourth inputs of the intermediate sum 3 encoder, the outputs of which are connected respectively to the second transfer input, the first and second inputs of intermediate amounts and the first input of the next bit of the conveyor adder, the direct output of the seventh bit regnstra 1 is connected to the second inputs the first 5, fourth 4 elements And and with the control input of the next discharge of the conveyor adder, the inverse output of the seventh bit of the register is connected to the second inputs of the two-input third 8 and fifth 7 elements And, direct The output of the eighth bit of the register I is connected to the first inputs of the second two 9 and sixth 10 And elements, the inverse output of the eighth bit of the register 1 is connected to the first input of the two-seventh element And J, the second input of which is connected to the second input of the second element And 9 and is connected to the direct output of the ninth register bit 1, the inverse code of which is connected to the second input of the sixth element AND 10, the output of the tenth digit of the register 1 is connected to the second input of the two-input second element OR 12, the first input of which is connected to the output of the second element And 9, the output of the second element OR 12 is connected to the first input of the third element AND 8, the output of which is connected to the first input of the two-input third element OR 13, the second input of which is connected to the output of the fourth element AND 4, the output of the third element OR 13. connected to the output of the sum of this bit of the adder, the outputs of the sixth 10 and seventh P elements I are connected, respectively, with the second and third inputs of the sum of the desired discharge of the conveyor adder. The intermediate sum encoder 3 bits of the conveyor adder serves to form the transfer P | from the 1s-th bit to the (+2) th bits of the intermediate amounts sl S and the sum S..2 depending on the outputs of the sum and the transfer Cjj, n of the one-bit binary adder 2 and the bits of the intermediate sum coming from the outputs the fifth and sixth bits of register 1 (the subscript indicates the order number of the amount of the sum, the transfer, the terms, depending on it determines the weight of this bit; the upper index means the number of the discharge of the conveyor adder in which the bit was calculated intermediate amount). In this case, the encoder 3 contains the decoder 14, the elements AND-NO 1518 and the element NOT 19. The correspondence of the inputs and outputs of the encoder 3 is shown in the table. The conveyor adder can perform one-by-one summation of numbers represented in both the classical binary number system and the redundant 1-Fibonacci code or the gold 1-code. Works pipeline adder as follows. Let the k-x bits a and bj of the terms A and v to the inputs of the first and second bits of the register I of the bit of the device be received at the cycle. At the same time, from the previous () bit of the device, the inputs from the third and fourth bits of register I are transferred respectively from (1 (-2)) bits to 1f.fi bits P and transfer from () th bits in () -th dr j j, on .. the input of the fifth and sixth bits of the register I is given two bits of the intermediate sum S. D, S 3 the inputs of the eighth, ninth and tenth bits of the register I receive the bits of the sum, S ,,. The input of the seventh bit of register 1 can come either a logical zero (this means that the k-th bit of the device received operands represented in from or a logical unit (summation must be performed in the classical binary number system). For receiving codes by register 1, the following occurs. The contents of the first three bits of register 1 are fed to the input of adder 2, where the summation follows the rules of the classical binary the system of calculating the bits of the operands aj and b, and the transfer to the k-th bit of P |. Computed in one-bit binary adder register 1 post fall into the encoder intermediate sums 3, where the transfer is formed in () - th bit Pf + 2 bits of the sum s, s .., S. In the same time using the second 9, DiecToro 10 and the seventh 1 I elements And And the second element OR 12 is produced, if possible, the convolution of the digits of the sum .., Sj.j (the Oil set is replaced by the set I0 |, derived from the eighth, ninth and

дес того разр дов регистра 1 . При помощи четвертого 4 и третьего 8 элементов И и третьего элемента ИЛИ 13 формируетс выход суммы разр да конвейерного сумматора, т.е. в зависи мости от содержимого седьмого разр да регистра 1 на выход третьего элемента ШШ 13 проходит .либо разр д двоич&ой суммы {признак П равен логической единице, либо разр д суммы избыточного кода (признак П равен логическому нулю ). Аналогично фopмиpyeтJCЯ перенос в (1( + ))-й разр д конвейерного сумматора при помощиThe tenth order of register 1. Using the fourth 4 and third 8 elements And and the third element OR 13, the output of the sum of the discharge of the conveyor adder, i.e. Depending on the contents of the seventh bit of register 1, the output of the third element of the ShSh 13 passes either a bit of a binary & amount {sign P is equal to a logical one, or bit of a sum of a redundant code (sign P is equal to logical zero). Similarly, the format transfer to (1 (+)) - th rank of the conveyor adder using

первого 5 и п того 7 элементов И и первого элемента ШШ 6. На выход первого элемента ИЛИ 6 проходит либо .двоичный перенос и из одноразр дного двоичного сумматора 2 (признак П - логическа единица) , либо перенос избыточного кода вь исленный в ()-м разр де устройства и хран щийс в четвертом разр де регистра 1. На ()M такте содержимое узлов разр да сумматора передаетс на соотлетствз ощие входы (1 + 1)-го разр да конвейерного сумматора, а именно: разр д переноса с выхода первого элемента ИЛИ 6 подаетс на второй вход переноса (|« + 1)-раар да устройства, информаци с выходов шифратора промежуточных сукш 3 передаетс соответственно на второй вход переноса, первый и вто ,рой входы промежуточных сумм, первый вход суммы (k+) разр да устройства , пр мой выход седьмого разр даof the first 5 and fifth 7 elements And the first element of SHSh 6. The output of the first element OR 6 passes either a binary transfer and from a one-bit binary adder 2 (sign P is a logical unit) or the transfer of a redundant code entered into () - The device is stored in the fourth register de register 1. At the () M cycle, the contents of the accumulator's discharge nodes are transmitted to the corresponding inputs of the (1 + 1) -th discharge of the conveyor adder, namely: transfer bit from the output of the first element OR 6 is fed to the second transfer input (| "+ 1) -raar yes device the information from the outputs of the intermediate suksha encoder 3 is transmitted respectively to the second transfer input, the first and second, swarm inputs of intermediate amounts, the first input of the sum (k +) device bit, the direct output of the seventh bit

о о оLtd

о 1 оabout 1 about

о о Ioh i

регистра 1 соединен с управл ющим входом (f + l)-ro разр да конвейерного сумматора, с выходом шестого 10, седьмого 11 элементов И информаци поступает на второй и третий входы сумм (+1)-го разр да устройства.Register 1 is connected to the control input of the (f + l) -ro discharge of the conveyor adder, with the output of the sixth 10, seventh 11 elements. And the information goes to the second and third inputs of the sum (+1) -th bit of the device.

Описанные преобразовани повтор ютс дл каждого разр да устройства. В случае избыточного кода t- цифра окончательной суммы формируетс в (jt+5)-M разр де устройства, однако результат суммировани принимаетс , начина с четвертого разр да устройства , так как могут возникнуть дваThe transformations described are repeated for each bit of the device. In the case of a redundant code, the t-digit of the final sum is formed in the (jt + 5) -M bit of the device, but the result of the sum is taken starting from the fourth bit of the device, since two

разр да переноса(переполнени , которые не должны быть утрачены. Тогда с выхода сумма четвертого разр да снимаетс старший разр д переполнени , с выхода суммы п того разр да - младший разр д переполнени , с выхода суммы шестого разр да снимаетс старша перва цифра суммы и т.д., с выхода суммы (п+5)-го разр да - младша п- цифра суммы, причемtransfer bit (overflows that should not be lost. Then the highest bit of the overflow is removed from the sum of the fourth bit, the highest first digit of the sixth bit is output from the sum of the second bit, and the highest first digit of the sum is removed from the sixth bit output etc., from the output of the sum (n + 5) -th digit yes - the younger n is the digit of the sum, and

на каждом такте осуществл етс прием новой пары операндов.on each clock cycle, a new pair of operands is received.

Таким образом, в отличие от прототипа врем вычислени п-разр дной суммы одной пары операгщов дл данного сумматора составл ет (n+5)V .Thus, in contrast to the prototype, the calculation time for the n-bit sum of one pair of operators for a given adder is (n + 5) V.

Количество операций, выполн емых .конвейерным сумматором в единицу времени , составл ет 1/f (без учета начальной задержки конвейера, которой можно пренебречь ), в то врем какThe number of operations performed by the conveyor adder per unit of time is 1 / f (without taking into account the initial delay of the conveyor, which can be neglected), while

|6ыстродейств ие прототипа равно l/nf| 6 prototype prototype is equal to l / nf

1 длительность такта.1 cycle duration.

гдеWhere

о о оLtd

оabout

о о оLtd

1 1 Примечание: Знаком - обозначено ции ла данном наборе. неопределенное значение функРН Рт-1 V/ V/ S..j Ък S/f-s Фиг I1 1 Note: The symbol is denoted by la for this set. the undefined value of the functures Pt-1 V / V / S..j jkk S / f-s Fig I

т tzt tz

f4f4

P ЛФP LF

VI 42Vi 42

ГR

g Sg S

/5/five

«"

/7/ 7

ffi / ffi /

/tf/ tf

Claims

A CONVEYOR SUMMER containing in each category a single-bit binary adder, six AND elements and three OR elements, the transfer output of a single-bit binary adder connected to the first input of the first AND element, the output of which is connected to the first input of the first. OR element, the output of the second AND element is connected to the first input of the second OR element, the output of which is connected to the first input of the third AND element, the output of which is connected to the first input of the third OR element, the output of which is connected to the output of the sum of this discharge of the adder, , in order to increase its speed, the conveyor adder additionally contains in each category a seventh element And, a register and an intermediate sum encoder, and the inputs of the first and second bits of the register are connected respectively to the inputs the bits of the first and second operands of the conveyor adder, the inputs of the third and fourth bits of the register are connected to the first and second inputs of the transfer of this discharge of the conveyor adder, the inputs of the fifth and sixth bits of the register are connected to the first and second inputs of the intermediate sums of this discharge of the conveyor adder, the input of the seventh discharge register connected to the control input of the discharge of the conveyor adder, the inputs of the eighth, ninth and tenth bits of the register are connected respectively to the first, second and third inputs the sums of the discharge of the conveyor adder, the outputs of the register bits from the first to the third are connected to the corresponding inputs of the single-bit binary adder, the output of the sum of which is connected to the first input of the intermediate sum encoder and to the first input of the fourth AND element, the output of which is connected to the second input of the third OR element, the transfer output a single-bit binary adder is connected to the second input of the intermediate sum encoder, the output of the fourth bit of the register is connected. is not connected to the first input of the fifth AND element, the output of which is connected to the second input of the first OR element, whose output is connected to the first transfer input of the next bit of the conveyor adder, the outputs of the fifth and sixth bits of the register are connected respectively to the third and fourth inputs of the intermediate sum encoder, the direct output of the seventh discharge register is connected to the second input <„, 1137460>

ladies of the first and fourth elements

And with the control input of the next discharge of the conveyor adder, in1137460.

the versatile output of the seventh category of the register is connected to the second inputs of the third and fifth elements And, the direct output of the eighth category of the register is connected to the first inputs of the second and sixth elements And, the inverse output of the eighth category of the register is connected to the first input of the seventh element And, the second input of which is connected to the second input the second element And and with the direct output of the ninth category of the register, the inverse output of which is connected to the second input of the sixth element And, the output of the tenth category of the register is connected to the second input · of the second element And And, the encoder outputs subtotals are respectively connected to a second input of the transfer, the first and second inputs of intermediate sums and the first input of the next discharge conveyor sum adder, the outputs of the sixth and seventh AND gates respectively connected to second and third inputs of the next discharge conveyor sum adder.