Claims (2)
30 и второму входам соответственно if ( n-1)-ых двухвходовых элементов И-Н третий вход (п-1)-го сумматора подключей к входу логической единицы. На чертеже изображена функциональ на схема предлагаемого устройства. Устройство содержит элементы И 1-6, сумматоры 7-12, двухвходовые . (элементы И-НЕ 13-15. Предлагаемое устройство состоит из элементов И 1-6, сумматоров 7-11, соединени между которыми выполнены точно так же, как и в прототипе и введенных элементов: сумматора 12 и двухвходовых элементов И-НЕ 13-15. Вход переноса дополнительного сумматора 12 соединен с выходом переноса цепочки сумматоров 7-11, выходы элементов И-НЕ подключены соответственно к входам сумматоров в (п-1)стардих разр дах, причем к входам элемента И-НЕ, подключенного к сум матору т-го разр да (т 1п-1), подключены знаковый и ()-ый раз р ды входного числа и один из входов сумматора (n -1) -го разр да 10 под ключен к шине информационной единицы Работу схемы фиг. 2 проиллюстрируем на примере возведени в квадра отрицательного числа, выраженного дополнительным кодом и имеющего чет ре разр да (помимо знакового) . Пусть исходное число равно 10101 (первый разр д - знаковый). При подаче этого числа наВходные шины устройства с выходных шин снимбиотс сигналы вида 01111001 (первый знаковый разр д, равен нулю, поскол ку при возведении в квадрат как положительного , так и отрицательного числа выходной результат всегда положителен ) .Число 01111001 вл етс квадратом числа 10101. Легко также убедитьс в том, что при подаче на входы устройства 01011 на- вых дах устройства образуетс квадрат этого числа, равный 01111001. В общем случае, если представить число в дополнительном коде в виде арифметической суммы --30 and the second inputs, respectively, if (n-1) -th two-input elements AND-H, connect the third input of the (n-1) -th adder to the input of the logical unit. The drawing shows the functional scheme of the proposed device. The device contains elements And 1-6, adders 7-12, two-input. (elements AND-NO 13-15. The proposed device consists of elements AND 1-6, adders 7-11, the connections between which are made exactly the same as in the prototype and the entered elements: adder 12 and two-input elements AND-NOT 13- 15. The transfer input of the additional adder 12 is connected to the transfer output of the chain of adders 7-11, the outputs of the NAND elements are connected respectively to the inputs of the adders in (n-1) senior bits, and to the inputs of the NAND element connected to the sum of the matrix t th bit (m 1n-1), the sign and () th rows of the input number and one of The inputs of the adder (n -1) -th bit 10 are connected to the bus of the information unit. The operation of the circuit in Fig. 2 is illustrated with an example of squaring a negative number expressed by an additional code and having four digits (in addition to the sign). 10101 (first bit is signed). When this number is fed to the device input bus, output signals are taken from the output bus of the type 01111001 (the first sign bit is equal to zero, because squared both positive and negative numbers, the output is always sex is vivid). The number 01111001 is the square of the number 10101. It is also easy to make sure that when the device’s 01011 inputs to the device’s inputs are formed, the square of this number is 01111001. In general, if you represent the number in the additional code as an arithmetic amounts -
2.°V,, где Хо - знаковый разр д; Х. - i-ый .разр д мантиссы числа (.дл определенности рассмотрен случай ) то дл Пг4 мантисса произведени двух-одинаковых чисел (т.е. квадрат исходного числа) может быть выраже |на следующим образокг Х---ГЧ ,Xo)U.( (X-iX4. + 4 i a-Xгt Xг)+ .+XгX1) .-4 ( (XiX4 X4XlfXгX5),X )2 X4X4 Учитыва , что i ,Х,-Хц XK Xv , a также то обсто тельство, что сигнал суммы чисел в каком-либо разр де вида (X XK+XK I) равен нулю, а сигнал переноса выражение (1) записываетс в виде 2Г ( , , )4 (х7Хо- )1-2(Х1Х4 хХъ ХаН2 ХаХ4 (ХМъХ4)+Гс) . Сигнал вида Хр Хгполучаетс на выходе элемента И-НЕ 13,ХоЧг - на выходе элемента И-НЕ 14, (УоХдЬ выходе элемента И-НЕ 15. Сигналы вида X7.X,Xi Xj,,XiX4,i,X4 снимаютс с выходов элементов И соот вественно 1-6. Поразр дное суммирование сигналов IB соответствии с формулой (2) производитс на цепочке сумматоров 7-12. Старшие разр ды выходного числа снимаютс с выходов сумматоров 12,11,10, 9, 8,7, предпоследний разр д всегда равен информационному нулю,а младший разр д - младшему разр ду исходного числа. Таким образом, предлагаемое устройство обладает более широкими функциональными возможност ми, чем прототип, поскольку правильный результат на выходе устройства получаетс не только в том случае, когда входное число представлено пр мым кqдoм, но и тогда, когда входное число выражено дополнительным кодом. Формула изобретени Устройство дл возведени в квадрат VI -разр дных двоичных чисел по авт. св. № 699521, о т л и ч а ющ е е с. тем, что, с целью расширени класса решаелих задач за счет возведени в квадрат двоичных чисел, представленных дополнительным кодом, в него введены двухвходовые элементы И-НЕ и дополнительный сумматор, вход переноса которого подключен к выходу переноса первого из цепочки последовательно соединенных сумматоров, а выход суммы дополнительного сумматора вл етс выходом старшего разр да устройства, выходы (n-l)-x двухвходовых элементов Й-НЕ подключены к входам дополнительного и первых (п-1)-х старших разр дов сумматоров , причем знаковый разр д и (т- 1) -разр дные входы устройства (т- (1,п-1) подключены к первому и второму входам соответственно (п-1)-х двухвходовых элементов И-НЕ, третий вход (п-1)-го сумматора подключен к входу логической единицы. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР 699521, кл. G Об F 7/552, 1978 (прототип).2. ° V ,, where Ho is the sign bit; X. is the i-th. Order of the mantissa of the number (for certainty, the case is considered), then for the Pg4 of the mantissa, the product of two-identical numbers (i.e. the square of the original number) can be expressed by the following X-MS, Xo U. ((X-iX4. + 4 i a-Xyt Xy) +. + XyX1).-4 ((XiX4 X4XlfXyX5), X) 2 X4X4 Considering that i, X, -Hts XK Xv, a also The fact that the signal of the sum of numbers in any kind of discharge (X XK + XK I) is zero and the transfer signal expression (1) is written as 2G (,,) 4 (x7X-) 1-2 (X1X4 xX HaH2 HaH4 (KhMyh4) + G). The signal of the form Хр Хгpoluchuetsya at the output of the element AND-NOT 13, HoChg - at the output of the element AND-NOT 14, (WAHBE output of the element AND-NOT 15. The signals of the form X7.X, Xi Xj ,, XiX4, i, X4 are removed from the outputs of the elements And correspondingly, 1-6. Bitwise summation of signals IB in accordance with formula (2) is performed on a chain of adders 7-12. The highest bits of the output number are removed from the outputs of adders 12,11,10, 9, 8,7, the penultimate digit is always equal to information zero, and the least significant bit is the least significant bit of the original number. Thus, the proposed device has wider functional capabilities than the prototype, since the correct result at the output of the device is obtained not only in the case when the input number is represented by the direct code, but also when the input number is expressed by an additional code. binary numbers according to auths number 699521, which is based on the fact that, in order to expand the class of solvable problems due to squaring binary numbers represented by an additional code, two NOT and until The additional adder, whose transfer input is connected to the transfer output of the first of the series of series-connected adders, and the output of the sum of the additional adder is the output of the device's higher bit, the outputs (nl) -x of the two-input elements Y-NOT are connected to the additional and first inputs ( 1) -highth bits of adders, and the sign bit and (t-1) -discharge inputs of the device (t- (1, p-1) are connected to the first and second inputs, respectively, (n-1) -x two-input elements NAND, the third input (n-1) of the adder is connected to the input control logic unit. Sources of information taken into account in the examination 1. USSR author's certificate 699521, cl. G About F 7/552, 1978 (prototype).
I.I.
« 2нак1)1м Q"2 as 1) 1m Q