SU645152A1

SU645152A1 - Binary number comparing arrangement

Info

Publication number: SU645152A1
Application number: SU772451669A
Authority: SU
Inventors: Андрей Анатольевич Волков
Original assignee: Предприятие П/Я В-2431
Priority date: 1977-02-10
Filing date: 1977-02-10
Publication date: 1979-01-30

Description

Устройство работает следующим образом .The device works as follows.

В исходном состо нии счетчики 1 к 2 наход тс в нулевом состо нии, на элемент И 7 подаетс разрешение с выхода инвертора 5, а на элемент И 5 - запрет с выхода элемента ИЛИ 3. Иервое число NI (фиг. 2-9), поступающее на входную шину 9 через элемент И 7, записываетс в суммирующий двоичный счетчик /. С приходом сигнала по входной шине 10 производитс обнуление вычитающего двоичного счетчика 2, а после окончани этого сигнала (по его заднему фронту) установка триггера 6 в единичное состо ние, разрешающее перезапись кода из суммирующего счетчика 1 в вычитающий двоичный счетчик 2. С приходом следующего числа NZ, (фиг. 2-9) происходит установка в нулевое состо ние триггера 6 по переднему фронту первого импульса число-импульсной последовательности (фиг. 2-а) и запись числа через элемент И S в вычитающий двоичный счетчик 2, котора может производитьс до тех пор, пока содержимое вычитающего счетчика 2 не уменьшитс до нул . Если второе число окажетс больше первого, то при нулевом состо нии всех разр дов вычитающего двоичного счетчика 2 выдаетс запрет на элемент MS с выхода элемента ИЛИ 3, вычитающий двоичный счетчик 2 прекращает подсчет импульсов , и на вход элемента И 7 выдаетс сигнал разрешени с выхода инвертора 5, при этом остаток импульсов запишетс в суммирующий двоичный счетчик / (фиг. 2-6). Таким образом, в суммирующем двоичном счетчике 1 находитс большее число.In the initial state, the counters 1 to 2 are in the zero state, the And 7 element is given the resolution from the output of the inverter 5, and the And 5 element is banned from the output of the OR element 3. The initial number NI (Fig. 2-9), arriving at the input bus 9 through the element AND 7 is written to the summing binary counter. With the arrival of the signal on the input bus 10, the subtractive binary counter 2 is reset, and after this signal ends (at its trailing edge), the trigger 6 is set to one, allowing overwriting of the code from summing counter 1 to subtractive binary counter 2. With the arrival of the next number NZ, (fig. 2-9), the trigger 6 is set to the zero state along the leading edge of the first pulse of the number-pulse sequence (fig. 2-a) and the number is written to the subtractive binary counter 2, which can be produced until the contents of subtractive counter 2 decrease to zero. If the second number is greater than the first, then at zero state of all bits of the subtractive binary counter 2, the MS element is banned from the output of the element OR 3, the subtractive binary counter 2 stops counting pulses, and the input signal of the element 7 is outputted from the output of the inverter 5, with the remainder of the pulses being written to the summing binary counter / (FIG. 2-6). Thus, in the summing binary counter 1 there is a larger number.

Если второе число меньше первого, то вычитающий двоичный счетчик 2 не достигнет состо ни нул и его содержимое не изменитс . С приходом следующего импульса на входную шину 10 происходит установка в нулевое состо ние вычитающего двоичного счетчика 2 и включениетриггера 6 в единичное состо ние по заднему фронту этого импульса, что обеспечивает перезапись первого числа в вычитающий двоичныйIf the second number is less than the first, then subtractive binary counter 2 will not reach zero and its contents will not change. With the arrival of the next pulse to the input bus 10, the zeroing state of the subtractive binary counter 2 and the trigger 6 are turned on to the single state on the falling edge of this pulse, which ensures that the first number is overwritten into the subtractive binary

счетчик 2. Схема готова к сравнению со следующим числом.counter 2. The circuit is ready for comparison with the following number.

Применение триггера 6 позвол ет уменьшить длительность импульса записи /)The use of flip-flop 6 reduces the duration of the write pulse /)

(фиг. 2-а), минимальное значение которого определ етс врем,енем срабатывани групиы элементов И и вычитающего двоичного счетчика 2, которое значительно меньще, чем в случае применени линии задержки,(Fig. 2-a), the minimum value of which is determined by the time, executing the operation of the group of elements AND and the subtractive binary counter 2, which is significantly less than in the case of using a delay line,

что позвол ет повысить быстродействие Зстройства.which allows to increase the speed of the device.

Claims

1. USSR author's certificate 249049, cl. G 06 F 7/02, 20.11.67.

2. USSR author's certificate

Ho 257868, cl. G 06 F 7/02, 12.08.69.

J-bTLJ-L

.

n