SU694860A1 - Device for computation of logarithms of numbers represented by unitary codes - Google Patents

Device for computation of logarithms of numbers represented by unitary codes

Info

Publication number
SU694860A1
SU694860A1 SU782624521A SU2624521A SU694860A1 SU 694860 A1 SU694860 A1 SU 694860A1 SU 782624521 A SU782624521 A SU 782624521A SU 2624521 A SU2624521 A SU 2624521A SU 694860 A1 SU694860 A1 SU 694860A1
Authority
SU
USSR - Soviet Union
Prior art keywords
counter
input
outputs
key
output
Prior art date
Application number
SU782624521A
Other languages
Russian (ru)
Inventor
Владимир Валерьевич Милов
Александр Николаевич Тарасенко
Сергей Васильевич Теплинский
Original Assignee
Донецкий Ордена Трудового Красного Знамени Политехнический Институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Донецкий Ордена Трудового Красного Знамени Политехнический Институт filed Critical Донецкий Ордена Трудового Красного Знамени Политехнический Институт
Priority to SU782624521A priority Critical patent/SU694860A1/en
Application granted granted Critical
Publication of SU694860A1 publication Critical patent/SU694860A1/en

Links

Description

Она содержит первый 1 и второй 2 счетчики , группу 3 элементов И, элемент 4 задержки , элемент ИЛИ 5, ключ 6, дешифратор 7. Устройство работает следующим образом . В устройстве после поступлени  первого входного импульса значение счетчика 1 равно единице, а значение счетчика 2 - нулю. При этом на первом выходе дешифратора 7 устанавливаетс  единица, котора  поступает на запрещающий вход ключа 6. Единица на первом выходе дещифратора остаетс  при поступлении первых входных импульсов. Второй, третий и другие выходы дешифратора 7 соединены с входами счетчика 1 в разр д п, разр д п-1 и т. д. Единицы на этих выходах по вл ютс  при параллельном занесении приращений в п, п-1 и другие разр ды после прихода соответствующего по пор дку входного импульса. Дл  обеспечени  повышени  быстродействи  в четыре раза необходим дешифратор на четыре выхода. Формулы дл  выходов дешифратора имеют вид А QnX Qn-iX-. .XQ4(Q3VQ3 X XQ2VQ3XQ1); А Q« X Q«-iX.. .X Q4 X Q3X Q2 X Ql; A QnXQn i X ...(Q3X Q2X X Ql VQ3 X Q2 X Ql VQ3 X Q2 X X Ql VQ3 X Q2XQ1 VQ3XQ2XQ1); A Qn X Q«-iX ... XQ4X Q3XQ2XQ1, где Q, Qn-г,... Q2, Ql триггеров первого - состо ни  выходов счетчика.It contains the first 1 and second 2 counters, a group of 3 elements AND, an element 4 delays, an element OR 5, a key 6, a decoder 7. The device works as follows. In the device, after the arrival of the first input pulse, the value of counter 1 is one, and the value of counter 2 is zero. At the same time, a unit is set at the first output of the decoder 7, which is fed to the prohibiting input of the key 6. The unit at the first output of the descrambler remains when the first input pulses arrive. The second, third, and other outputs of the decoder 7 are connected to the inputs of counter 1 to bits n, bits n-1, and so on. The units on these outputs appear when the increments in n, n-1, and other bits after parallel are entered arrival of the corresponding in order of the input pulse. A four-way decoder is required to provide four times faster performance. Formulas for the outputs of the decoder are A QnX Qn-iX-. .XQ4 (Q3VQ3 X XQ2VQ3XQ1); A Q "X Q" -iX .. .X Q4 X Q3X Q2 X Ql; A QnXQn i X ... (Q3X Q2X X Ql VQ3 X Q2 X Ql VQ3 X Q2 X Q Ql VQ3 X Q2XQ1 VQ3XQ2XQ1); A Qn X Q "-iX ... XQ4X Q3XQ2XQ1, where Q, Qn-g, ... Q2, Ql triggers of the first are the state of the counter outputs.

жWell

&тан:& tan:

Claims (2)

т:; Таким образом, предложенное устройство выгодно отличаетс  по быстродействию от известного, так как при занесении первых восьми членов последовательности приращений счетчика 1 параллельно быстродействие устройства увеличиваетс  в четыре раза, а при занесении 13 первых приращений параллельно в счетчик 1 быстродействие повышаетс  в восемь раз. При этом дополнительные затраты оборудовани  незначительны. Формула изобретени  Устройство дл  вычислени  логарифмов чисел, представленных единичными кодами , содержащее два счетчика, группу элементов И, элемент задержки и элемент ИЛИ, первый вход которого соединен с входом устройства, а второй через элемент задержки соединен с выходами элементов И группы, первые входы которых соединены с пр мыми выходами первого счетчика, а вторые - с инверсными выходами второго счетчика, вход которого подключен к входу устройства, отличающеес  тем, что, с целью повышени  быстродействи , оно содержит ключ и дешифратор , входы которого подключены к пр мым выходам второго счетчика, а выходы - к установочным входам первого счетчика, при этом первый выход дешифратора соединен с первым входом ключа, второй вход которого соединен с выходом элемента ИЛИ, а выход ключа соединен со счетным входом первого счетчика. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 479110, кл. G 06F 7/38, 1975. t :; Thus, the proposed device favorably differs in speed from the known one, since when entering the first eight terms of the increment sequence of counter 1 in parallel, the device speed increases four times, and when entering 13 first increments in parallel to counter 1, the speed increases eight times. At the same time, additional equipment costs are insignificant. Apparatus of the Invention A device for calculating logarithms of numbers represented by single codes, comprising two counters, a group of elements AND, a delay element and an OR element, the first input of which is connected to the device input, and the second through a delay element connected to the outputs of the AND elements whose first inputs are connected with the direct outputs of the first counter, and the second with the inverse outputs of the second counter, the input of which is connected to the input of the device, characterized in that, in order to improve speed, it contains a key and an inflator whose inputs are connected to the forward outputs of the second counter, and outputs to the installation inputs of the first counter, the first output of the decoder is connected to the first key input, the second input of which is connected to the output of the OR element, and the key output is connected to the counting input of the first counter . Sources of information taken into account during the examination 1. USSR author's certificate No. 479110, cl. G 06F 7/38, 1975. 2.Авторское свидетельство СССР № 572783, кл. G 06F 7/38, 1977.2. USSR author's certificate number 572783, cl. G 06F 7/38, 1977.
SU782624521A 1978-06-07 1978-06-07 Device for computation of logarithms of numbers represented by unitary codes SU694860A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU782624521A SU694860A1 (en) 1978-06-07 1978-06-07 Device for computation of logarithms of numbers represented by unitary codes

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU782624521A SU694860A1 (en) 1978-06-07 1978-06-07 Device for computation of logarithms of numbers represented by unitary codes

Publications (1)

Publication Number Publication Date
SU694860A1 true SU694860A1 (en) 1979-10-30

Family

ID=20768433

Family Applications (1)

Application Number Title Priority Date Filing Date
SU782624521A SU694860A1 (en) 1978-06-07 1978-06-07 Device for computation of logarithms of numbers represented by unitary codes

Country Status (1)

Country Link
SU (1) SU694860A1 (en)

Similar Documents

Publication Publication Date Title
SU662932A1 (en) Fibonacci p-code-to-binary code converter
SU694860A1 (en) Device for computation of logarithms of numbers represented by unitary codes
SU665303A1 (en) Combination scanning device
SU1012243A1 (en) Device for adding n numbers
SU798811A1 (en) Device for comparing n binary numbers
SU634276A1 (en) Storing adder
SU1275469A1 (en) Device for determining variance
SU1070546A1 (en) Function generator
SU642704A1 (en) Arrangement for computing the function: (x2-y2) raised to the minus 1/2 power
SU1129618A1 (en) Random process generator
SU1132278A1 (en) Single time interval meter
SU1193822A1 (en) Interval-to-digital converter
SU1223245A1 (en) Device for simulating queueing systems
SU813416A2 (en) Parallel counter-type adder
SU877536A1 (en) Multiplicating-dividing device
SU1193672A1 (en) Unit-counting square-law function generator
SU605229A1 (en) Information transmission system address generating device
RU2043655C1 (en) Device for analysis of operations of queuing systems
SU1405072A1 (en) Device for simulating request processing mode
SU1275431A1 (en) Multiplying device
SU817663A1 (en) Digital time interval meter
SU941991A1 (en) Binary to binary-decimal code converter
SU1124285A1 (en) Random arrival generator
SU855652A1 (en) Device for comparing numbers
SU651339A1 (en) Maximum number determining arrangement