SU634276A1

SU634276A1 - Storing adder

Info

Publication number: SU634276A1
Application number: SU762425647A
Authority: SU
Inventors: Анатолий Дмитриевич Бакакин; Владимир Васильевич Митрофанов; Анатолий Константинович Наумов; Александр Николаевич Хромов
Original assignee: Предприятие П/Я А-3313
Priority date: 1976-11-30
Filing date: 1976-11-30
Publication date: 1978-11-25

Description

1one

Устройство относитс к области вычислительной техники и, в частности, может быть использовано в арифметических устройствах цифровых вычислительных машин.The device relates to the field of computing and, in particular, can be used in arithmetic devices of digital computers.

Известны накапливающие регистры, предназначенные дл работы в арифметических устройствах ЦВМ, содержащие регистр слагаемого , регистр суммы, ключи передачи, логические элементы и формирователи переноса 1, 2.Known accumulating registers, designed to work in arithmetic devices of digital computers, containing the register of the addendum, the sum register, transfer keys, logic elements and transfer drivers 1, 2.

Недостатком указанных устройств вл етс малое быстродействие,ограниченное задержками переноса, которые возникают при поразр дном сложении кодов, что ведет при больщой разр дности накапливающих регистров к задержке переноса, которые могут достигать значительной величины.The disadvantage of these devices is the low speed, limited by transfer delays, which occur when bitwise adding codes, which leads to high latency transfer registers to delay transfer, which can reach significant values.

Наиболее близким аналогом вл етс накапливающий сумматор, содержащий в каждом разр де триггер суммы, триггер полусуммы , триггер переноса, элемент НЕ и элементы И-НЕ, причем нулевой выход триггера су.ммы подключен к первь1м входам первого и второго элементов И-НЕ, а единичный выход триггера суммы - к первым входам третьего и четвертого элементов И-НЕ,The closest analogue is the accumulating adder containing in each discharge a sum trigger, a half sum trigger, a transfer trigger, a NOT element, and NAND elements, the zero output of the sum.mm trigger being connected to the first 1 and second inputs of the NAND element, and single output of the sum trigger - to the first inputs of the third and fourth elements NAND,

вторые входы второго и четвертого элементов И-НЕ подключены ко в.ходу соответствующего разр да сумматора, котор э1Й, через элемент НЕ подключен ко вторым входам первого и третьего элементов И-НЕ, нулевой вход триггера полусуммы подключен к выходам первого и четвертого элементов И-НЕ, а единичный вход - к выходам второго и третьего элементов И-НЕ, пулевой вход триггера переноса подключен к выходам первого , второго и третьего элементов И-НЕ, а единичный вход - к выходу четвертого элемента И-НЕ, третьи входы первого, второго, третьего и четвертого элементов И-НЕ подключены к первой управл ющей щине 3J.the second inputs of the second and fourth elements of the NAND are connected to the input of the corresponding bit of the adder, which is NOT connected to the second inputs of the first and third elements of the NAND through the element, the zero input of the half summer is connected to the outputs of the first and fourth elements of the AND- NOT, and the single input to the outputs of the second and third elements NAND, the bullet input of the transfer trigger is connected to the outputs of the first, second and third elements NAND, and the single input to the output of the fourth element AND NONE, the third inputs of the first, second third and fourth Moreover, the elements of the AND-NOT are connected to the first control bar 3J.

Недостатком этого устройства вл етс наличие второго регистра переноса, что приводит к усложнению схемы и увеличению количества элементов, а также снижает надежность работы всего устройства. Введение второго регистра переноса значительноA disadvantage of this device is the presence of a second transfer register, which complicates the circuit and increases the number of elements, and also reduces the reliability of the entire device. The introduction of the second transfer register significantly

снижает быстродействие и надежность устройства , а также ограничивает разр дность, так как увеличение разр дности приводит к увеличению времени выполнени операции.reduces the speed and reliability of the device, and also limits the bit size, since an increase in bit size leads to an increase in the operation time.

Целью насто щего изобретени вл етс увеличение быстродействи накапливающего сумматора.The purpose of the present invention is to increase the speed of the accumulating adder.

Указанна цель достигаетс тем, что. в каждый разр д его введены формирователь одновременного переноса, элемент неравнозначности и два дополнительных элемента И-НЕ, причем входы формировател одновременного переноса подключены к единичным выходам триггеров полусуммы и переноса предыдущих разр дов и триггера переноса старщего разр да, входы элемента неравнозначности подключены к выходу формировател одновременного переноса и единичному выходу триггера полусуммы, а выход элемента неравнозначности - к первому входу первого дополнительного элемента И-НЕ, выход которого подключен к единичному входу триггера, суммы и первому входу второго дополнительного элемента И-НЕ, выход которого подключен к нулевому входу триггера суммы, управл ющие входы формирователей одновременного переноса всех разр дов подключены ко второй управл ющей щине, а вторые входы дополнительных элементов И-НЕ - к третьей управл ющей шине .This goal is achieved by the fact that. at each bit it introduces a simultaneous transfer driver, an inequality element and two additional NANDA elements, with the simultaneous transfer driver inputs connected to the single outputs of half-sum and transfer trigger of the previous bits and high-priority transfer trigger, the inequality element inputs are connected to the output of the driver simultaneous transfer and a single output of the trigger of a half-sum, and the output of the inequality element to the first input of the first additional AND-NOT element whose output is connected to the single input of the trigger, the sum and the first input of the second additional element IS NOT, the output of which is connected to the zero input of the sum trigger, the control inputs of the drivers of simultaneous transfer of all bits are connected to the second control board, and the second inputs of the additional elements NOT to the third control bus.

На чертеже представлена блок-схема наканливающёго сумматора, выполненного согласно данно.му изобретению.The drawing shows a block diagram of a glowing adder made according to this invention.

Накапливающий сумматор состоит из триггеров суммы 1, 2, 3, соединенных с выходами соответствующих дополнителы11 1 : элементов И-НЕ 4, 5, 6, 7, 8, 9. Входы элемо тов И-НЕ 4,6,8 соединены с выходами соответствующих-элементов И-НЕ 5,7,9. Кроме того., в.ходы элементов Н-НЕ 4, 5, 6,7,8., 9 соединены с управл ющей щиной 10. Входы элементов И-НЕ 5, 7, 9 соединены с выходами соответствующих элементов неравнозначности 11, 12, 13. Входы элементов неравнозначности 12, 13 соединены с выходами соответствующих формирователей одновременного переноса 14, 15. Выходы триггера полусуммы 16 соединены со входами элемента неравнозначности 11, со входами соответствующих формирователей одновременного переноса 14, 15 и щиной переноса 17. Выход триггера переноса 18 соединен с входами формирователей одновременного переноса 14, 15 и щиной переноса 19. Выход триггера полусуммы 20 соединен со входом элемента неравнозначности 12, кроме того выход триггера полусуммы. 20 соединен со входом формировател одновременного переноса 15 и щиной переноса 21. Выход триггера переноса 22 соединен со входом формировател одновременного переноса 15 и шиной переноса 23. Выходы триггера полусуммы 24 соединены со входами элемента неравнозначности 13 и щиной переноса 25. Выход триггера переноса 26 соединен с щиной переноса 27. Шина переноса из старщего разр да 28 соединена со входом элемен та неравнозначности 11 и входа.ми соответствующих формирователей одновременного переноса 14, 15. Входы триггера r:o.i, ,, .мы )6 и триггера переноса 18 соединены с выходом соответствующих элементов И-НЕ 29, 5 30, 31, 32. В.ходы триггера полусуммы 20 и триггера переноса 22 соединены с выходами соответствующих элементов И-НЕ 33,34,35, 36. Входы триггера полусуммы 24 и триггера переноса 26 соединены с выходами соответствующих элементов И-НЕ, 37, 38,39, 40. Выходы триггера суммы 1 соединены со входами элементов И-НЕ 29,30, 31, 32. Выходы триггера сум.мы 2 соединены со входами элементов И-НЕ 33, 34, 35, 36. Выходы триггера суммы 3 соединены со входами 5 элементов И-НЕ 37, 38, 39, 40.The accumulating adder consists of the sum of 1, 2, 3 triggers connected to the outputs of the respective complement11 1: AND-NO elements 4, 5, 6, 7, 8, 9. The inputs of the AND-NO elements 4,6,8 are connected to the outputs of the corresponding - elements AND-NOT 5,7,9. In addition., The inputs of the H-HE elements 4, 5, 6, 7, 8, 9 are connected to the control layer 10. The inputs of the AND-HE elements 5, 7, 9 are connected to the outputs of the corresponding unequalities elements 11, 12, 13. The inputs of the unequal elements 12, 13 are connected to the outputs of the corresponding simultaneous transfer drivers 14, 15. The trigger outputs of the half sum 16 are connected to the inputs of the unequality element 11, with the inputs of the corresponding simultaneous transfer drivers 14, 15 and the transfer width 17. The output of the transfer trigger 18 is connected shaper inputs simultaneously transfer 14, transfer 15 and 19. Trigger schinoy half the sum output 20 is connected to the input member nonequivalence 12 further half-sum of the output latch. 20 is connected to the input of the simultaneous transfer former 15 and transfer 21. The output of the transfer trigger 22 is connected to the input of the simultaneous transfer former 15 and the transfer bus 23. The half-trigger outputs 24 are connected to the inputs of the unequality element 13 and the transfer 25. The output of the transfer trigger 26 is connected to transfer width 27. The transfer bus from the high-order bit 28 is connected to the input of the unequal element 11 and the input of the corresponding simultaneous transfer drivers 14, 15. Trigger inputs r: oi, we are 6 and trigger transfer and 18 is connected to the output of the corresponding elements AND-NOT 29, 5, 30, 31, 32. B. The inputs of the trigger half-sum 20 and the transfer trigger 22 are connected to the outputs of the corresponding elements AND-HE 33,34,35, 36. The inputs of the trigger half-sum 24 and the transfer trigger 26 is connected to the outputs of the corresponding elements NAND, 37, 38,39, 40. The outputs of the trigger of sum 1 are connected to the inputs of the elements IS-NOT 29,30, 31, 32. The outputs of the trigger sum.m 2 are connected to the inputs of the elements AND -NOT 33, 34, 35, 36. The outputs of the trigger sum 3 are connected to the inputs of the 5 elements AND-NOT 37, 38, 39, 40.

Выходы элементов НЕ 41, 42, 43 соединены со входами соответствующих элементов И-НЕ 29,31,33,35,37, 39, а входы элемрнтов НЕ 41,42, 43 соединены со входами соответствующих элементов И-НЕ 30, 32, 34, 36,38,40. Управл юща шина 44 соединена со входами элементов И-НЕ 29-40.The outputs of the elements HE 41, 42, 43 are connected to the inputs of the corresponding elements AND-NOT 29,31,33,35,37, 39, and the inputs of the elements NOT 41.42, 43 are connected to the inputs of the corresponding elements AND-NOT 30, 32, 34 36.38.40. Control bus 44 is connected to the inputs of the elements AND-NO 29-40.

Работу устройства разберем i-ta примере третьего разр да. Число в двоично.м кодеThe operation of the device will analyze the i-ta example of the third bit. Binary number

5 поступает на входы элементов И-НЕ 38, 40 и через инвертор 43 па входы элементов И-НЕ 37, 39. На вторые входы элементов И-НЕ 37, 38 поступает сигнал с нулевого выхода триггера су.ммы 3. На втор.ые входы элс.чентов И-НЕ 39, 40 поступает сигнал с5 is fed to the inputs of the elements AND-HE 38, 40 and through the inverter 43 on the inputs of the elements AND-NOT 37, 39. The second inputs of the elements AND-NOT 37, 38 receive a signal from the zero output of the trigger sum.mmy 3. On the second the inputs of the power switches AND-NOT 39, 40 receive a signal from

0 единичного выхода триггера суммы 3. Прк поступлении положительного и f.f пульсного сигнала по управл ющей щине 44 на третьи входы элементов И-НЕ 37-40 срабатывает один из четырех элементов, па входах которого в этот момент будут присутствовать tice положительные сигналы. При это.м возможна одна из четырех ко.мбинаций, возникающа при сложении двух одноразр дных двоичных кодов. Нри сложении двух единиц включаетс элемент И-НЕ 40 и устапавливает триггер полусумпы 24 в состо ние нул , а триггер переноса 26 R - псто ние единицы. При комбинаци х единица-ноль включаетс один из элементов И-НЕ 38, 39 и устанавливает триггер полусуммы 24 в состо ние единицы, а триггер переноса 260 of the single output of the sum trigger 3. The receipt of a positive signal and the f.f pulse signal through the control pad 44 to the third inputs of the AND-NOT elements 37-40 triggers one of the four elements, the inputs of which at this moment will be tice positive signals. With this m, one of the four combinations is possible, which occurs when adding two one-bit binary codes. When adding two units, the AND-NOT 40 element is included and sets the trigger of the half-sump 24 to the zero state, and the transfer trigger 26 R is the unit point. With a one-zero combination, one of the AND-HE elements 38, 39 is turned on and sets the trigger of half-sum 24 to the state of one, and the transfer trigger is 26

в состо ние нул . При нулевой комбинации оба триггера 24, 26 устанавливаютс в нулевое состо ние. Носле первого сложени , в рассматривае.мом разр де, на входы формировател одновременного переноса 15 по to zero state With the zero combination, both triggers 24, 26 are set to the zero state. At the first addition, in the considered discharge, to the inputs of the simultaneous transfer driver 15 along

Claims

Q transfer tires 17, 19, 21, 23 will receive single and zero levels from single outputs of half summers of triggers 16, 20, from transfer triggers 18, 22 of the previous bits and from transfer strip 28 from the high register. As a result, a transfer signal will be generated at the output of the imaging unit 15, which is fed to the direct II inverse inputs of the 13-value nepais element, the other inputs of which receive levels from the half summer trigger 24. If there is a unit at the output of the transfer conditioner 15 and zero on the single trigger output, half sum 24 as well as the units at the output of the half sum trigger 24 and the zero at the output of the transfer generator 15 at the output of the inequality element 13, a single signal is obtained, with combinations of two units or two zeros at the output of the element A zero value is assigned to the values. With the arrival of a positive impulse through the control bus 10, the trigger of sum 3 through the IS-HE elements 8, 9 is set to a position corresponding to the signal at the output of the unequal element 13, which is maintained until the next addition cycle, which determines the flow of the control pulses through the tires 44, 10. The use of this accumulating adder in the nodes of computer technology significantly reduces the time to perform operations and improves reliability of operation. Simplification of the circuit and reduction of the number of elements reduces the cost of the device, its size and weight, and also leads to simplification of the control scheme of the accumulating register. This allows the use of the device not only in computing, but in the construction of various automatic systems and control devices, where it is required to perform the summation of binary codes. Invention The accumulating adder, the contents of each bit of the sum trigger, the trigger half sum, the transfer trigger, the element "NOT and NAND elements, and the zero output of the sum trigger switch is connected to the first inputs of the first and second elements NAND, but the single output of the trigger amounts - to, the first inputs of the third and fourth elements NAND, the second inputs of the second and fourth elements NAND are connected to the input of the corresponding totalizer, which is NOT connected to the second inputs of the first and third elements NAND, zero through the element the half-trigger trigger is connected to the outputs of the first and fourth AND-NOT elements, and the single input to the outputs of the second and third AND-NOT elements, and the 1st input of the transfer trigger is connected to the outputs of the first, second and third AND-NOT elements, and the single input - to the output of the fourth NAND element, the third inputs of the first, second, third and fourth elements of the NAND are connected to the first control bus, characterized in that, in order to improve the performance of the adder, a driver is inserted in each discharge simultaneous carry, item not equivalence and two additional elements of NID, and the simultaneous transfer driver is connected to the single outputs of half summers and transfer of previous bits and high order transfer triggers, the inequality element inputs are connected to the simultaneous transfer generator output and the single sum output of semi-sum trigger, and the output of the element nonequivalence - to the first input of the first additional element AND-NOT, the output of which is connected to the single input of the sum trigger and the first input of the second additional of a non-trivial power source, the IS-NOT, the output of which is connected to the zero input of the sum trigger, the control inputs of the drivers of simultaneous transfer of all bits are connected to the second control bus, and the second inputs of the additional IS-NOT elements to the third control bus. Sources of information taken into account in the examination: 1. The author's certificate of the USSR 362295, cl. G 06 P 7/38, 1970.

2. Authors certificate of the USSR Co 375645, cl. G 06 F 7/385, 1970.

3. USSR author's certificate number 242497, cl. G 06 F 7/42, 1967.