SU596955A1 - Преобразователь пол рных координат вектора в пр моугольные - Google Patents

Description

(54) ПРЕОБРАЗОВАТЕЛЬ ПОЛЯРНЫХ КООРДИНАТ ВЕКТОРА В ПРЯМОУГОЛЬНЫЕ

Предложенное устройство относитс  к автоматике и вычислительной технике и может быть использовано в качестве автономного устройства дл  преобразовани  координат либо в составе вычислител  при решении различного рода специальных задач. Известно частотно-импульсное тригонометрическое устройство дл  вычислени  тригонометрических функций, содержащее блок определени  интервалов, датчики образцовых частот, логическое триггерное кольцо, след щие системы, блок выдачи результатов 1. Однако в нем значительны аппаратурные затраты, обусловленные выбранным способом формировани  линейного участка функции, в соответствии с которым на каждый интервал аппроксимации требуетс  хранить два параметра; жесткие требовани  к пульсации входной частоты, моделирующей модуль вектора, и ее диапазону , св занные с использованием в устройстве частотно-импульсных след щих систем. Наиболееблизким по технической сущности к изобретению  вл етс  преобразователь пол рных координат вектора в пр моугольные 2, содержащий формирователь стробов, два элемента И, элемент ИЛИ, коммутатор, два делител , первый триггер, блок пам ти и переключатель квадрантов, а формирователь стробов содержит счетчик и третий элемент И, причем первые входы первого и второго элементов И подключены соответственно к первому и второму выходам блока пам ти, а выходы первого и второго элементов И соединены соответственно с первым и вторым входами элемента ИЛИ, единичный вы.ход первого триггера подключен к первому входу блока пам ти и первому входу коммутатора, а нулевой выход первого триггера подключен ко вторым входам блока пам ти и коммутатора, группа управл ющих входов коммутатора подключена к выходам переключател  квадрантов, а-выходы коммутатора соединены, со входами содтвететвующи.х делителей . Однако данный прототип имеет сравнительно небольшой диапазон изменени  входной частоты, что обусловлено прин тым способом реализации, требуемой при интерпол ции операции умножени  с помощью двоичного умножител . Целью изобретени   вл етс  расширение диапазона входных сигналов. Дл  этого введены в блок формировани  стробы второго и третьего триггера и узла сравнени , причем выход элемента ИЛИ соединен с третьим входом коммутатора, а нулевой выход первого триггера подключен к единичному входу второго триггера, нулевые входы второго и третьего триггеров соединены с единичным входом нервого триггера, нулевой выход второго триггера подключен к входу третьего элемент;а И, выход которого соединен со входом счетчика, управл ющий выход которого подключен к нулевому входу третьего триггера, а группа выходов - к группе входов узла сравнени , выход которого соединен с единичным входом третьего триггера, нулевой и единичный выходы которого подключены соответственно ко вторым входам первого и второго элементов И.

Сущность изобретени  по сн етс  чертежами .

На фиг. 1 приведена структурна  электрическа  схема устройства, содержащего фор.мирователь стробов 1, первый и второй элементы И 2 и 3, элемент ИЛИ 4, коммутатор 5, два делител  6 и 7, первый триггер 8, блок пам ти 9 и переключатель квадрантов 10.

На фиг. 2 приведена структурна  электрическа  схема формировател  стробов, по сн юща  принцип формировани  интервалов, пропор Чиональных интерполирующим множител м , содержаща  второй и третий триггеры 11 и 12, узел сравнени  13, счетчик 14 и третий элемент И 15.

На фиг. 3 приведены временные диаграммы.

С приходом каждого импульса входной частоты FV в блоке 1 организуетс  два цикла формировани  интервалов ri и Г2. Триггер 12, срабатывающий по импульсу FV , разрещает прохождение частоты FO на вход счетчика 14. С этого момента на его импульсных выходах начинают формироватьс  опорные частотные составл ющие Fo/2, а на потенциальных выходах по времени развертываетс  линейно измен ющийс  код , максимальное значение которого равно 2™ (т - разр дность счетчика 14)

Интервалы- пи г.; формируютс  на выходах триггера 11 путе цсравнени  линейно растущего кода Ncr и входного кода .,- . Единичное состо ние триггера 14, стробирующего выходные частоты блока пам ти, измен етс  и.мпульсом из узла сравнени , по вл ющимс  в момент Ncr , затем восстанавливаетс  импульсом переполнени .

Триггер 8 позвол ет организовать два цикла формировани  Г1 и 72 и управл ет коммутацией частот с выхода блока пам ти 9 с целью получени  (Npix и (Nr )v последовательно во времени. По второму импульсу переполнени  счетчика 14 устанавливаетс  в исходное состо ние триггер 8 и сбрасываетс  триггер 12. Работа преобразовател  на этом прекращаетс  до по влени  следующего импульса FV- .

Предложенный принцип реализации операции умножени  позволил исключить в схеме

преобразовател  блок умножени , что уменьщило в два раза врем , необходимое дл  формировани  число-импульсных кодов (Np) и (Np-) , т. е. увеличить в 2 раза диапазон 5 изменени  входной частоты.

Расщирение диапазона входных си1налов позвол ет уменьщить общее количество используемых преобразователей при тех же аппаратурных затратах на каждый из них, а следовательно , сократить стоимость всего устройства в О целом.

Claims (2)

1. Авторское свидетельство СССР № 389517,

кл. G 06 F 15/34, 12.07.71.

2. Авторское свидетельство СССР № 463986, кл. G 06 F 15/34, 07.11.74.

iLU.

cv 2

V/i

4J,

JL

JL

г;

) г

2Г

e)