SU557415A1 - Буферное запоминающее устройство - Google Patents

Description

(54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

блок модификации кода адреса 5, анализаторы начального 6 и конечного 7 состо ний счепика, коммутатор 8, 11ШНЫ Запрос 9, Синхроимпульсы 10, Считьшание 11, ввод 12, вьгоод 13, установка в О 14.

Входы анализатора 6 подключены соответственно к выходам счетчика 2 и к шине 9, вход  анализатора 7 соединены соответственно с выходами счетчика 2 и выходом элемента НЕ 4, вход которого подключен к шине 9. Выходы анализаторов 6 и 7 соединены со входом коммутатора 8, выход которого подключен к запрещающему входу накопител  1. Счетчик имеет входы Сложение 15 и Вычитание 16.

Устройство работает следующим образом.

Накопитель 1 заполн етс  информацией с первого по последаий адрес. При наличии сигаалов Сгитывание и в случае отсутстви  сигналов Залрос сигналы блока модификации кода адреса 5 в гзкт с синхроимпульсами подаютс .на вход Сложсние 15 реиерсивиого счетчика 2, который вырабатьгаает код адреса числа, подлежащего выдаче в канал св зи, Считаиное с накопител  1 и переданное в канал св зи число перезаписьшаетс  по выбранному ал|5есу.

При поступлении сигнала Запрос прерьгеаетс  подача сигналов на вход Сложение 15 реверсивного счетчика 2 и осуществл етс  запуск генерат ча импульсов 3. Количество импульсов, выдаваемых генератором 3, может быть р&злткым и в общем случае определ етс  «слом ззпраовгааемых информации, кот(фое посто нно дл  устансжленибй линии св зи.

П|ж изменении кода в реверсивном счетчике 2 под действием импульсов, поступающих иа вход Вьрштание 16, выборка в накшителе блокируетс  благодар  св зи 1шшы Запрос 9 с запрещающим входсш накопител  1.

Псюторна  передача информации вач иаетс  после сн ти  шгнала Заирос,

Если шгиал рос поступил nocj передачи в канал св зи трех блоков ииф ма1шн и в(сло запраштааемых блокст равно 5, то, при поступлении сигнала Запрос блокируетс  ащ) вход накот1ител  1, разрешаетс  работа анализатора началъного состо ни  6, и на вход Вычитание 16 реверсивного счетчика 2 поступают импульсы реверса . При прохождении реверсивного счетшка 2 через начальное состо ние (после 3 импульсов реверса ) на выходе аИали:: тора 6 по вл етс  сигнал, который устанавливает коммутатор 8, например, счетный триггер, в состо ние, при котором на его выходе, св занном с запрещаиицим входом накопител  1, возникает сигнал, блокирующий выборку информации из накопител  в течение действи  последующих двух импульсов fWBepca.

При Сн тии сигнала Запрос анализатор 6 выключаетс , а работа анализатора 7 разрешаетс . Сигналы модификации кода адреса, на вход Сложение 15 реверсивного счетчика 2, будут измен ть код адреса в течение двух тактов без выдачи информации из накопител  1, так как на его запрещающий вход подаетс  сигнал запрета с коммутатора 8. При переходе через конечное состо ние реверсивного счетчика 2 на выходе анализатора 7 формируетс  скттп, который поступает на вход коммутатс а 8. На его выходе формируетс  сигнал, { зрещающий считывание информации из накопител  1.

При последующей смене кода адреса, начина  с алреса, соответствующего первому блоку информации , информаци  будет поступать на шину 13 запоIvo нaющeгo устройства. Таким образом, в канал св зи передаютс  только те блоки инфс мации,

|которые были переданы ранее..

Аналогично устройство работает и в случае, когда сигнал Запрос поступил после передачи последнего блока информации и следующих за кин например трех служебных блоков.

После считывани  последнего блока иифоршции анализатор 7 выдает сигнал, устаиавливаюикий коммутатор 8 в состо ние, при котором на его выходе формируетс  сигнал, запрещающий выбс ку информации из накопител . При этом счетадк 2 продолжает измен ть свое состо ние под действием импульсов модификации кода адреса, поступающих на вход Сложение 15 в течеинб передачи служебных блоков. Таким , после передачи трех служебных блоков код счетчика 2 будет соответствовать третьему «акопител . При поступлении сигнала Запрос ртзрешаетс  работа анализатора 6, на запреща1в1ЦШй вход накопител  1 поступает запрещан ций имвкульс; а на вход Вычитание 16 счетчика 2 поступают импульсы , обеспечивающие реверс счетчика 2 на п ть тактов .

При прохождении реверсивного счетчика 2 через начальное состо ние (после трех импульсов реверса) иа выходе анализатора 6 формируетс  сигнал , который устанавливает коммутатор 8 в состо щю , при котором с его выхода снимаетс  сигнал запрета выборки информации из накопител . В последующие два такта реверса счетчика 2 выборка информации из наколите л  блокируетс  сигналом Запрос, поступающим на запрещающий вход наксотигел  1.

При сн тии сигнала Запрос считьшание информации из накопител  1 начинаетс  с последнего адреса.

Таким образом, в канал св зи будут переданы запрещенные блоки информации, что обеспечивает достоверность переданного сообщени .

Claims (2)

1. Авторское свидетельство М 427379, G 11 С 11/00,1973.

2. Авторское свидетельство N 371613, G 119/00,1971.