SU547792A1 - Устройство дл вычислени кратных интегралов - Google Patents
Устройство дл вычислени кратных интеграловInfo
- Publication number
- SU547792A1 SU547792A1 SU2077170A SU2077170A SU547792A1 SU 547792 A1 SU547792 A1 SU 547792A1 SU 2077170 A SU2077170 A SU 2077170A SU 2077170 A SU2077170 A SU 2077170A SU 547792 A1 SU547792 A1 SU 547792A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- unit
- adder
- increments
- Prior art date
Links
Description
(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КРАТНЫХ ИНТЕГРАЛОВ
рзгиотра остатка,, вход которого соу .о:;,л:а;/: с. ..л:;:.ом5М ьторогю сумматора 2j,
Кэпоо-лтко ; указанного устройства вл етс то, что при отыскании интеграла Hcnoribауетс ст.упан:-1а- -а аппроксимаци функции iiX-.Y; и гршниды области. Это приводит к большим погрешност м при интегрировании.
Цель изобретени - повысить точность интегрировани кратных интегралов.
Поставленна цель достигаетс тем, что Б устройсолзо введены блок формировани до- полнктельного кода, третий сумматор и блок интегрировани граничной области, причем вход блока формировани дополнительного ко да соединен с выходом входного регистра, а выход блока формировани дополнительного кода соединен с первым входом третьего cyiv:MaTOpa, второй вход которого соединен с выходом второго сумматора, а выход - со зторьцу: входом блока умножени , входы блокв кнтег-риэовани граничной области соединены сс-ответственно с третьим выходом блоха (Ьормировани прирашенкй произведени )1ере:-Лев:ны: :, четвертым входом устройства и тэетьим вт ходом блока вычислени прира- шенпй :;эдьшгеграпьнэй функции и максимального к минимального значений координаты У, а выход С седьмым входом блока формировани приращений произведений переменных
Ма чертеже показана структурна схема устройства д. интегрировани кратных интегралов .
Устройство содержит входной регистр 1, блок 2 вычислени приращений подынтегральной функции 1л максимального и минимально- ГС злачеаий У, сумматоры 3, 4, 5, регистр G подынтегральной функции, блок 7 формировамн дополнительного кода, блок 8 умно- /;;е;1И5 ,, блок 9 |Ьормировани приращений про азведени переменных, регистр 10 текущего значени координаты У, схему 11 сравнени , регистр 12 текущего значени координаты X. блок 13 интегрлровани граничной сблас- T;I. регистр 14 остатка, блок 15 выработки ;::р ;ра ца;;и: й„
Приращени переменных с выхода блока 2 постуигнот на входы з;содного регистра 1. га зь:ходе сумматора 3 формируетс новое значение подь чтегральной функции, которое aiiijocKTCH в регистр 6 и хранитс до сле A:7;oiaero тага интегрировани . На выходе блока 7 образовани дополнительного кода пюрмируетс дополнительный код содержимо- го регистра 1, а на вьвсоде сумматора 4 - сумма предыдущего значени функции и прирсщэнкй; котора лостуиает на блок умножени 8 на второй вход которого поступает приращение преизведепн пэременш-згх из блока
13. Это приращение формируетс следующим образом
Дл формировани приращени используетс блок 13, на один вход которого поступает значение функции с выхода блока 2, на второй вход поступает масштабированное приращение с коэффициентом К « 1. Такой выбор величины К обусловлен точностью интегрировани на границе. По сиг налу разрешени , поступающему с выхода блока формировани приращений произведени переменных, происходит интегрирование подфункции в пределах приращени однойкоординаты . Полученна площадь и есть знач&ние приращени произведени переменных на границе, которое с выхода блока 2 через блок 9 поступает на блок 8 умножени . Аналогично дл следующего гфиращени и так до границы пр моугольной области , после чего выдаетс сигнал и формируетс новое значение другой координаты. Затем производитс интегрирование на новой пр мой, В граничной области работает блок 13, и процесс интегрировани протекает аналогично описанному. Как только интегрирование начинает вестись внутри ступенчатой пр моугольной области, этот момент фиксируетс в блоке 9, выключаетс блок 13 соответствутощим сигналом по шине управлени и в блоке 9 формировани приращений произведени переменных начинают вырабатыватьс приращени произведени переменных, равные произведению соответствующих приращений координат.
На границе может быть выделено не два участка, на которых заданы граничные функции, а нескопько,причем независима переменна может быть как X, гак и У. Числ о участков зависит от конфигурации границы. При этом переход с одной переменной на другую в граничном блоке совершенно не кэмен ет его структуры и принципа работы. Это же относитс и к другим узлам.
Полученное на выходе блока 9 приращение произведени переменных поступает на блок 8 умножени , на второй вход которого поступает сумма предыдущего значени функции и приращений переменных. Полученное произведение суммируетс на сумматоре 5 с остатком предыдущих шагов интегрировани , поступающим из регистра 14, Результат квантуетс в блоке 15 Приращение поступает на выход устройства а остаток квантовани записываетс в регистр 14.
Claims (2)
- Процесс протекает до тех пор, пока не выполн етс неравенство X Х--у„ау. фиксируетс на выходе схемы 11 сравнени на один вход которой поступает текущее значение координаты X из регистра 12, а на второй - со входа устройства. Сигна i выхода схемы 11 сравнени поступает на блок 9, и интегрирование заканчиваетс . Предлагаемое устройство позвол ет существенно повысить точность вычислени кратных интегралов. Если методическа погрешность прототипа эквивалентна первому пор дку малости Д , то в предлагаемом устройстве методическа погрешность эквивалентна втор ому пор дку малости ( Д б ) т. е. точность решени в предлагаемом устройстве на пор док выше, чем в прототипе, а общий расход оборудовани увеличиваетс незначительно. Формула изобретени Устройство дл вычислени кратных интегралов , содержащее регистр текущего значени координаты X, вход которого соединен с первым входом устройства, а выход со входом схемы сравнени , другой вход ко торой подсоединен ко второму входу устро& ства, а выход - к первому входу блока формировани приращений произведени перемен ных, второй вход которого соединен с первым входом устройства, третий вход - с третьим входом устройства, первый выход блока формировани приращений произведени переменных соединен со входом регистра текущего значени координаты У, выход которого соединен с четвертым входом блока формировани приращений произведени переменных, п тый и шестой входы которого соединены соответственно с первым и вторым выходами блока вычислени приращений подынтегральной функции и максималь ного и минимального значений координаты У, первый и второй входы которого соедине ны соответственно с первым и вторым входами устройства, а третий и четвертый выходы блока вычислени приращений подынтегральной функции и максимального и минимального значений координаты У соедин& ны соответственно с первым и вторым вхоцами входного регистра выход которого соединен со входом первого сумматора, выход которого соединен со входом рагистра подынтегральной функции, выход которого соединен со входом первого сумматора, блок умножени , первый вход которого сойдннеи с выходом бпока формировани приращений произведени переменных, а вьгсод - с первым входом второго сумматора, выход которого соединен со входом блока выработки приращений, выход которого соединен с выходом устройства, второй вход второго сумматора соединен с выходом регистра остатка, вход которого соецинен с выходом второго сумматора, отличающеес тем, что, с целью повышени точности интегрировани кратных интегралез,, в него введены блок формировани дополнительного кода, третий сумматор и блок интегрировани граничной области, причеквход блока формировани дополнительного кода соединен с выходом входного регистра, а выход блока формировани дополнительно- го кода соединен с первым вxoдo третьего сумматора, второй вход которого соединен с выходом второго сумматора, а выход™ со вторым входом блока умножени , входы блока интегрировани граничной области соединены соответственно с третьим выходом блока формировани приращений произведени переменных, четвертым входом уст- ройства и третьим выходом блока вычислени приращений подынтегральной функции и максимального и минимального значений координаты У, а выход - с седьмым входом блока формировани приращений произведе ни переменных. Источники информации, прин тые во внимание при экспертизе: 1.Авторское :видетепьстзо СССР № 317079 М.Кл. G 06 J 1/02, 30.1С,7С
- 2.Авторское свидетельство СССР № 487392 М.КлГ G 06 J 1/02 07.08.73 (прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2077170A SU547792A1 (ru) | 1974-11-21 | 1974-11-21 | Устройство дл вычислени кратных интегралов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2077170A SU547792A1 (ru) | 1974-11-21 | 1974-11-21 | Устройство дл вычислени кратных интегралов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU547792A1 true SU547792A1 (ru) | 1977-02-25 |
Family
ID=20601362
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU2077170A SU547792A1 (ru) | 1974-11-21 | 1974-11-21 | Устройство дл вычислени кратных интегралов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU547792A1 (ru) |
-
1974
- 1974-11-21 SU SU2077170A patent/SU547792A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH01265347A (ja) | アドレス生成装置 | |
KR920003479B1 (ko) | 곡선의 절선근사방법 및 장치 | |
SU547792A1 (ru) | Устройство дл вычислени кратных интегралов | |
US4727507A (en) | Multiplication circuit using a multiplier and a carry propagating adder | |
EP0099738A2 (en) | Function generators | |
JPS63123175A (ja) | 画像デ−タのモ−メント計算装置 | |
SU1640688A1 (ru) | Генератор случайных чисел | |
JP3385808B2 (ja) | 座標入力装置 | |
JPS59218550A (ja) | デイジタル信号の対数変換回路 | |
JP2550597B2 (ja) | 2乗器 | |
JPS6226538A (ja) | 除算器 | |
JPH01319880A (ja) | 塗りつぶし処理装置 | |
SU561300A1 (ru) | Пересчетное устройство | |
JPS5552139A (en) | Hatching circuit | |
JP2676832B2 (ja) | ベジェ曲線近似回路 | |
JPS5840421Y2 (ja) | デイジタル微分解析機 | |
SU482738A1 (ru) | Арифметическое устройство | |
SU881741A1 (ru) | Цифровой логарифмический преобразователь | |
KR950013120B1 (ko) | 병렬처리에 의한 비퍼지화 회로 | |
JPH04354025A (ja) | メンバシップ関数発生回路 | |
RU83636U1 (ru) | Цифровой аппроксиматор на основе непрерывных кусочно-линейных функций без предварительного табулирования коэффициентов аппроксимации | |
JPH05119969A (ja) | 積和演算器 | |
JPS5844255B2 (ja) | 自動スケ−リング回路 | |
JPS54158154A (en) | Method and apparatus for analog-digiral conversion | |
JPS57108963A (en) | Function generator |