SU530351A1 - Запоминающее устройство - Google Patents

Description

(34) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретенке «ушоситс  к области вычислительной техники.

Наиболее близким тexIraчecки t решением ,  вл етс  запоминающее устройство, содер ,жашее элементы памйтн, подключенные через : дешифратор к соответствз ющим выходам пер:вого и второго регистров адреса, входы ко торь1х подключены к кодовым шинам, шину разрешени  дешифравии и шину запуска.

Недостатком запо ганающего устройства  вл етс  невысокое быстродействие, что св :заио с задержкой Т между мокшйталто пода- ;чи на первые и вторые адреснь5е шииы полупроводниковых элементов пам ти соответственно старших разр дов кода адреса к сигнала вь борки. Задержка Г характерна дл  полупроводниковых элементов пам ти и обусловлена большим временем расшифровки адреса внутри полупроводниковых элементов ; пам ти.

Целью изобретени   вл етс  повышение быстродействи  устройства.

Поставленна  пе ь достигаетс  тем, что tycTpoftCTBO содержит третий и четвертый ре |гистры адреса, схему сравнени , двухканал&ньгй переключатель, элемент задержки и гер, причем входы третьего и четсертог регистров адреса соединены с одноименн. входами первого регистра , а выходы через схему сравнени  подключены к уп авл юшему входу двухканального переключател , ppyrvie входы которого один Henocpej ственно , а гфугой - через элемент задержки, соединены с шиной разрешени  дешифрации, выход двухканального переключател  подоое;динен к yпpaвл ющё iy входу дешифратора, I управ  юнше входы третьего и четвертого регистров адреса через триггер подключены JK шине записи.

На чертеже приведена блок-схема устроЛотва .

Claims (1)

1. Устройство содержит пoлyпpoвo raнкoвыe элементы 1 паьт ти, первый регистр 2 адIpeca , Дешифратор 3, второй регистр 4 , кодовые шины Б адреса, шину 6 рва1реше1ш  дешифрапии, шину 7 запуска, третий регистр 8, схему 9 сравнени , двухканал гньгй .переключатель Ю, элемент 11 задержки , триггер 12, четвертый регистр 13, Устройство работает слевующим образом. По кодовым шинам 5 ащзеса поступает полный код асреса, причем & перьый ре гжлр 2 адреса занос тс  старшие разр ды кода адреса, а во второй регистгр 4 ащ)«;а рос тс  младшие разр ды кода адреса. Одновременно старшие разр ды кода ащ)еса поступают на одаоимешые входы регистров $ и 13, Импульс аайуска. поступающий по швне запуска 7 иа вход триггера 12, перебрасывает; его в погической состо ние, противоположное TOKty, в котором тригг 12 находилс  до Щ)ихода импульса запуска, В аавйо«мооти от состо ни  триггера 12 . выбираотс  один из регистров 8 или 13, в коТСфЬй в данный момент времени занос т с  старшие разр ды кода адреса. При этом ООСТО ние одного из регистров 8 или 13 не иэмен етс  и на нем сохран ютс  старите разр да преды joymero кода адреса. Состо ние регистров 8 и 13, т.е. старите разр ды предыдущего и текушего кодов адреса, Сравниваетс  схемой сравнени  9. Резупьггат сравнени  поступает на управл ющий вход двуХканального переключател  10, на другие два входа которого по шине в разрешени  дешифранив поступает сигнал разрешени  дешифрации. При этом на один из входов I двухканаль ого переключател  Ю сигнал разрешени  поступает непосредственно , а на вругой i- через впемент задержки i 1, fta котором он задерживаетс  на врем  t . В зависимости от резу мгата сравнени  сос то ни  регистров 8 и 13, т.е. от несовпаде ни  или совпадени  старших разр дов кода адреса, через даухканальный перекшоча - тель 1О на управл ющий вход деш фратора 3 поступает соответственно задержанный на элементе задержки 11 или незадержанны сигна  рас ешени  дешифрации. Соответстве НО иа эпемеиты пам ти 1 с выходов дешифратора 3 будет поступать задержанный илт. неоадер}каннь.тй относительно кюмента псютуп лени  старших разр дов кода адреса сигнал ||выборки элементов пам ти 1. При весоападешге старших разр дов пре{ (ыдушего и тек тцего кодов адреса на вто рыв адресные цлшы элементов пам ти 1 по даетс  задержанный сигнал выборки, т.е., i также, как и в извес-шом устройстве. Пра совпадении же старших разр дов предыдуше- го и текущего кодов адреса на вторые адресные входы элементов пам ти подаегс  сигнал выборки на врем  Т раньше, . в известном устройстве, поскольку не трсбуе1 с  врем  на расшифровку адреса внут|ги згее ментоь пам ти 1 (старшие раз5) кера 1адрес 1 хран тс  иа первом perifeaYe «%€- са, 11, следом ателыто, адрес BSIJTPVS элемен- ов пам ти 1 уже расшифрован в предыдущем, бращении), Поскольку при работе в составе ЭВМ и р де других применений дл  запоминающео ус-хройства характерным  вл етс  после оватепыш  смена адресов, что соответствую т изменению старших разр дов кода адреса ерез 2 обращений к запоминающемуустро&тйу ( к-1зазр дность второю регистра aj реса ), то в 2 обращени х старигае разр ды преда.1дуадего н текущего кодов будут совпадать и, следовательно, сигнал выборки (будет поступать на вторые арресные шины no-f ;лупров9дниковых элементов пам ти на вре|м  t: раньше, чем в известном устройстве. Только в одном обращении ( + 1)старЕше разр ды предыдушего и текущего кодов а/феса буду- различатьс  и, следовательно , сигнал выборки будет поступать на вторые адресные шинЬт полупроводниковых элементов пам ти незадержанным, т.е. также , как в известном усчройстве. Так как задержка С , например, дл  полуировоцниковьтх злементоа пам5гги МОП-типа может доститать величины, равных 2ОО-4ОО коек, при времени цикла обращени  полупроводниковых элементов пам ти ТОО -9ОО нсек, то изобретение позвол ет сократить врем  цикла обращени  запоминающего устройства, а также врем  выборки ш фop Шции примерно на ЗО-5О %, Таким образом, изобретение позвол ет существенно повысить быстродействие запокоткаюшего устройства. Формула изобретени  Запоминающее устройство, содержагпее элементы пам ти, подключенные децп1фратор к соответствуютим выходам первого и второго регистров адреса, входы которых подключены к кодовым шинам, шину разрешени  дешм|)рапии и шину запуска, о тличаюшеес  тем, что, с целью повышени  быстродействи  устройства, оно содерла третий и четвертый регистры адреса , cxeKsy сравнени , двухканальный переключатель , элемент задержки к триггер, ггричем входы третьего и четвертого регистров адреса соединень с одноименными входами перього регистра адреса, а выходы через схему сравнешш подключены к управл ющему входу двухканалыюго переключател , {фугие входы которого опин непосредственво , а (фугой - через элемент задержки соединены с шиной разрешени  дешифратга, выход двухканального переключател  подсоединен к управл к щек{у входу дешифратора, а управл ющие входы третьего и четвертого регистров ajoqpeca через триггер подключены к шине записи.