SU515266A1

SU515266A1 - Input signal conversion device for synchronizing single-ended devices with grouped memory elements

Info

Publication number: SU515266A1
Application number: SU1829613A
Authority: SU
Inventors: Юрий Васильевич Пресняков; Павел Сергеевич Сульменев; Владимир Анатольевич Трошанов
Original assignee: Предприятие П/Я Г-4812
Priority date: 1972-09-12
Filing date: 1972-09-12
Publication date: 1976-05-25

Description

нагрузочной способностью усилител мощности .load capacity power amplifier.

В предлагаемом устройстве смена информации на любом из выходов элемента пам ти пре.цы,аущей группы произойдетIn the proposed device, the change of information on any of the outputs of the memory element of the presetting group will occur

об зательно в момент времени, когда на синхронизирующих входах элементов пам ти последующих групп имеетс потенциал, соответствзтопшй уровню логического нул что исключает ложную запись информации с пре.цы,аущих групп элементов пам ти на последующие, т. е. обеспечивает устойчивое функционирование однотактных элементов пам ти. Это по сн етс временной диаграммой, приведенной на фиг. 2, гдеIt is necessary at the time when the synchronization inputs of the memory elements of the subsequent groups have a potential corresponding to the upper level of logical zero, which eliminates the false recording of information from the preceding groups of memory elements to the subsequent ones, i.e. ensures the stable functioning of single-cycle memory elements ti. This is explained by the timing diagram shown in FIG. 2 where

F. 1 F . F FV, - сигналы на выходах t k и-f nF. 1 F. F FV, - signals at the outputs t k and-f n

соответствующих усилителей мощности;corresponding power amplifiers;

.01 01.01 01

а- 5 31 величины за,цержек положителных фронтов тактовых импульсов, синхро- низирующихf -ую и -ую группыa- 5 31 magnitudes for, cores of positive clock fronts, synchronizing f-th and-th groups

элементов пам ти;memory elements;

,10 ,10, 10, 10

Г ои ; s иы за,цержек от рицательных фронтов тактовых импульсов, синхронизирующихft -ую и I- уюGOI; s s in favor of negative fronts of clock pulses synchronizing ft and I

группы элементов пам ти.groups of memory elements.

Смена информации на выходах t -ой группы элементов пам ти начинаетс в момент времени „, смена уровн The change of information at the outputs of the t -th group of memory elements begins at the moment of time ", the level change

тактового импульса вП -ой последовательности , синхронизирующей последующую группу элементов пам ти, произойдет в момент времениL ; промежутокthe clock pulse of the ip -th sequence, which synchronizes the subsequent group of memory elements, will occur at the time instant L; gap

времениt - t опрепел етс временем переключечи t -го усилител time t - t is determined by the switching time of the t th amplifier

мощности.power.

Если у усилителей мощности не оговорены значени минимальных времен переключени , т. е, можно считать, что это врем стремитс к нулю, то устойчивость работы предлагаемого устройства не нару- щаетс - Следовательно, данное устройство позвол ет обеспечить устойчивое функционирование однотактных элементов пам ти и исключить из измер емых параметров значени минимальных времен переключени как усилителей мощности, так и элементов пам ти, что приводит к увеличению процента выхода годных элементов и уменьщению их стоимости.If the power amplifiers do not specify the values of the minimum switching times, i.e., we can assume that this time tends to zero, then the operation stability of the proposed device does not interfere - Therefore, this device allows ensuring stable operation of single-cycle memory elements and eliminating of the measured parameters, the values of the minimum switching times of both the power amplifiers and the memory elements, which leads to an increase in the percentage of the yield of usable elements and a decrease in their cost.

Claims

Invention Formula

An input signal conversion device for synchronizing single-ended devices with grouped memory elements, having a potential communication system and serially connected power amplifiers, characterized in that, in order to increase reliability, the output of the first power amplifier is connected to the synchronization inputs of the last group memory elements, the output of the second power amplifier is connected to the clock inputs of the last but one group, and the output of the last power amplifier is connected to the clock the inputs of the first group of memory elements.

N