SU514440A1 - Делитель частоты с переменным коэфициентом делени - Google Patents

Description

1

Изобретение относитс  к вычислительпой технике и может быть использовано в цифровой и цифро-аналоговой аппаратуре различного назначени , в качестве делител  частоты импульсов, либо как кодо-импульсное делительное устройство.

Известны устройства дл  делени  частоты с переменным коэффициентом де.че н , в которых примен етс  схема дешифрации кода счетчика,  вл юща с  более сложной, чем схема сравнени , и нерегул рной по структуре 1.

Известны делители частоты с переменным коэффицие}1том делени , содержащее задающее устройство и каскад делени , состо щий из счетной декады, формирующего блока и элемента PI 2.

Однако увеличение разр дности коэффициента делени  этого устройства св зано с изменением (усложнением) схемы детектора, а используема  начальна  установка кода в счетных декадах не позвол ет непосредственно следить за нрощедщим в определенном цикле делени  количеством импульсов делимой частоты.

С целью расширени  функциональных возможностей в предлагаемое устройство введены элемент временной задержки и дополнительные каскады делени , причем в каждый и каскадов делени  введены элемент сравнени , один из входов которого подключен к выходу задающего устройства, второй вход- к кодово.му выходу счетной декады, а выход- к одному из входов элемента М. и триггер, нулевой вход которого соединен с выходом формирующего блока, выход которого подключен к входу счетной декады, единичный в.ход - с выходом элемента И, а выход триггера каждого, кроме первого, каскада делени  соединен с вторым входом элемента И, предыдущего каскада делени , при этом выход элемента временной задержки подключен к входу формирующего блока первого каскада делени , вход - к выходу триггера первого каскада делени , а счетные декады всех каскадов делени  соединены последовательно .

На чертеже представлена электрическа  структурна  схема делител  частоты с переменным коэффициентом делени .

Делитель содержит счетные декады 1 - г, элементы сравнени  2 - /, задающее устройство 3, элементы И 4 - /. триггеры 5 - /.элемент 6 временной задержки, формирующие блоки 7 - /. (где / 1, 2, . . . , п: а п - количество дес тичных разр дов коэффициента делени .

Входом делител   вл етс  вход счетной декады 1 - 1, импульсный выход счетной декады 1 - г св зан с входом счетной декады

+ 1, кодовый - с входом элемента сравнени  2 - г, другой вход которого соединен с г-ым выходом задающего устройства, а выход - с первым входом элемента «И 4 - /, подключенного вторым входом к выходу триГгера 5 - I- 1, либо (в случае i п к логиче1ской единице и св занного выходом с единичным входом триггера 5--i, нричем выход триггера 5 - 1  вл етс  выходом делител  частоты и соединен через элемент временной задержки с входом формирующего блока 7 - 1, а выход формирующего блока 7 -- ( соединен с входом формирующего блока 7--i-f H- 1 и с входами установки нул  счетной декады 1 - и триггера 5 - I.

Устройство работает следующим образом.

В исходном состо нии все счетные декады и триггеры об)1улены.

При постунлении на вход делител  импульсов делимой частоты их количество фиксируетс  в двоично-дес тичном коде в соединенных последовательно счетных декадах 1 -- 1, 1 - 2, ... 1 - п. Элемент сравнени  2 - п срабатыюает в момент совпадени  декады старшего разр да коэффициента делени , поступающего с лг-го выхода задающего устройства, с содержимым счетной декады 1 - п, при этом сигнал с его выхода через элемент «И --п устанавливает тригер 5 - п в единичное состо ние, подготовив этим элемент 4--/i 1 к нролускапию сигнала с элемента сравнени  2 - п - 1 на триггер 5 - п - 1.

В дальнейшем работа каскадов делител  протекает аналогично до полного совпадени  количества пришедших им пульсов с коэффициептом делени  К. В момент этого совладени  триггер 5 - 1 устана вливаетс  в единичное состо ние, и на выходе делител  по вл етс  импульс, длительность которого определ етс  временем срабатывани  элемента

временной задерж-ки, сбрасывающей далее все элементы пам ти делител  через формирующие блоки 7 - 1В исходное состо ние. С / + 1-го импульса весь цикл работы делител  иовторитс .

Ф о р .1 у л а и 3 обре т е н и  

Делитель частоты с иеременным коэффициентом делени , содержащи задающее устройство и каскад делени , состо щий из счегной декады, формирующего блока и элемента И, о т л и ч а ю щ и и с   те.м, что, с целью рьсширеии  функциональных возможностей, в него введены элемент временной задержки и дополнительные каскады делени , причем в каждый из упом нутых каскадов делени  введены элеме гг сравнени , один из входов которого нодключен к выходу задаюнтего устройства , второй вход -- к кодовому выходу счетно11 декады, а выход - к од}юму из входов элемента И, и тр1пчер, нуленоГ вход которого соединен с выходо М формирующего блока, выход которого иодключеи ко входу счетной декады, единичный вход - с выходом элемента И, а выход триггера каждого, первого, каскада делени  соединен со вторы.м входом э.те.мента И предыд щего каскада делени , нри этом выход элемента вре .менной задержки иодклктчеп ко входу формирующего б;1ока первого каскада делени , вход - к выходу триггера первого каскада делени , а счетные декады всех каскадов де .1СИИЯ соединены носледовательно.

Источники информации, прин тые во внимание при экспертизе изобретени :

1.Авт. св. ДГо 445162 кл Н ОЗК 23/04 от 1972 г.

2..Лвт. св. .Чо 311268 кл G 06F 7/52 от

)71 (прОТОТИТ е) .

Выход

SbixoS -©

Г