SU562814A1 - Преобразователь последовательного двоичного кода в параллельной двоично-дес тичный - Google Patents

Description

:54) ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО ДВОИЧ ЮГО КОДА В ПАРАЛЛЕЛЬНЫЙ ДВОИЧР1а-ДЕСЯТ1ЛНЫЙ

Изобретение относитс  к вычислительной технике и предназначено дл  преобразовани  последовательного семнадцатиразр дного двоичного копа младшим разр дом вперед в параллельный авоично-дес тич1Пз й.

Известен преобразователь последовательного кода в двоично-дес тичный, в котором преобразование производитс  в сдвигающем регистре старшими разр дами двоичного кода вперед при помощи сдвига и коррекции ij. Этот преобразователь имеет низкую надежность .

Наиболее близким к изобретению техническим решением  вл етс  преобразователь последовательного двоичного кода в двоич- но-дес тичный, содержащий счетчик двоичных разр дов последовательного кода, старшие два разр да которого соединены с одним из входов дешифратора, генератор тактовых импульсов, выход которого соединен с входами счетчика весовых эквивалентов, выходы разр дов которого соединены с другими входами дешифратора, а его выходы подключены к соответствующим входам тетрад выходного регистра 2j.

2

Недостатками известного преобразоватэ л   вл етс  отсутствие возможности одновременного получени  на выходе устройства всего преобразованного числа, многократное повторение поступлени  на вход устройства последовательного двоичного кода (зависит от количества дес тичных разр дов дл  преобразовани  всего кода), наличие схем сравнени  дес тков и схем вьмитани , дл  управлени  которых трепетен дополнительна  ащтаратура.

Цель изобретени  - упрощение схемы преобразовател  и повышение надежности устройства.

Достт-аетс  это тем, что, в предлагаемый преобразователь введены схемы сравнени , счетчик повторени , блок запрещени  тактового импульса младшего разр да, блок выделени  младшего разр да последовательного кода, выход которого соединен с входом генератора тактовых импульсов, с входом первого разр да младшей тетрады выходного регистра, с входом блока запрещени  тактовотх) импульса младшего разр да

овоичного коаа, выход которого соединен с входом счетчика двоичных разр дов послеаовительного кода; вход счетчика повторени  св зан с выходом счетчика весовых эквивалентов, а выходы счетчика повторени  соединены с одними входами схемы сравнени , другие входы которой соединены с выходами двух младших разр дов счетчика двоичных разр дов последовательного кода; выход схемы сравнени  подключен к другому входу генератора тактовых импульсов. На чертеже изображена блок-схема описываемого преобразовател .

Устройство содержит блок выделени  младшего разр да последовательного кода, соединеннь1й с входом блока 2 запрещени  тактового импульса младшего разр да, выход которого соединен с входом счетчика 3 двоичных разр дов последовательного кода, предназначенный дл  подсчета тактовых импульсов; сопровождающих с второго по семнадцатые разр ды последовательного кода. Выходы первого и второго разр дов счетчика 3 св заны с одними входами схе мы сравнени  4, выход которой подключен к одному входу генератора 5 тактовых импульсов , запускающийс  по другому входу импульсами с выхода блока 1. Выход генератора 5 Тактовых импульсов подключен к первому разр ду счетчика 6 весовых эквивалемтов , предназначенного дл  подсчета импульсов, ьырабатываемых генератором тактовых импульсов, и св занного со счетчи ам повторений 7, который предназначен дл  пересчета циклов счетчика 6 весовых эквивалентов.

&ЛХОДЫ всех разр дов счетчика 7 соединены с входами схемы сравнени  4, а выходы счетчика 6 - с входами дешифратора 8, который выдает определеннь1е (2, 10, 20,200,2000) дес тичные весовые эквиваленты. Один из выходов блока 1 и выходы дешифраторов соединены с входами шести двоично-дес тиЧнь х тетрад выходного регистра 9. Двоично-дес тичные тетрады 1О предназначены дл  суммировани  отдельных весовых эквивалентов в двоично-дес тичное число и дл  хранени  этого числа до прихода следующего.

Входные шины - последовательный двоичный , семнадцати-разр дный код 11, тактовые импульсы 12, сопровождающие разр ды последовательного двоичного кода 11 . импульс начала преобразовани  13.

Поступивший на вход блока 1 первый разр д последовательного двоичного кода 11 выдел етс  этим блоком и подаетс  без преобразовани  на вход первого разр да младшей тетрадь 1О выходного регистра 9 Кроме этого,сигнал с блока 1 запрещает прохождение через блок 2 импульса тактовой частоты, сопровождающего младший разр д последовательного двоичного кода на вход счетчика 3 двоичных разр дов.

Преобразование второго по семнадцатый разр ды последовательного двоичного кода производитс  методом накоплени  дес тич1ных эквивалентов двоичного кода на тетрадах 10 выходного регистра 9 согласно таблице преобразовани .

Тактовые импульсы 12, сопровождающие второй и последующие разр ды двоичного кода занос т в счетчик 3 двоичных разр дов и устанавливают в Осчетчики 6 и 7. Второй разр д кода 11 через блок 1 запускает генератор тактовых импульсов 5, импульсы которого пересчитываютс  счетчиками 6 и 7. Разр ды счетчика 6 поступают на дешифратор 8, который выделит дес тичный эквивалент второго разр да двоичного кода,равный двум.

Как только триггер первого разр да

счетчика 7 примет единичное значение,ср«и ботает схема сравнени  4, которгш запретит работу генератс а тактовых импульсов 5, На второй ржзр д младшей тетрады Ю

(слева направо) выходного регистра 9 подаетс  дес тичный эквивалент двух.

С поступлением на вход преобразовател  3, 4 или 5-го разр дов двоичного кода 11 в счетчик 3 сопровождающими импульсами тактовой частоты 12 соответственно будут занесень числовые значени одного , двух,трех. Схема сравнени  4 разрешит работу генератора тактовых импульсов 5 до тех пор,пока триггеры 2,3

или 4-го разр дов счетчика 7 не установ тс  в единичное состо ние. При этом счетчик 6 произведет два, четыре или восемь циклов пересчета и с дешифратора 8 на вход второго разр да младшей тетрады

дес тичнь1й эквивапент двух будет подаватьс  соответственно два, четыре, восемь раз и в выходном регистре установ тс  числа четыре, восемь, шестнадцать.;

С приходом на преобразователь 6-го

с тичных тетрад. В регистре установитс  число 32.

С приходом 7,8 или 9-го разр да двоичного кода схема сравнени  4 обеспечит соответственно занесение числа 32 в выходной регистр два, четыре или восемь раз, что соответствует числам 64, 128 и 256.

С приходом на преобразователь 1О-го разр да (дес тичное значение 512) двоичного кода 11 в счетчик 3 заноситс  число восемь, при котором дешифратор 8 за один цикл пересчета счетчика 6 произведет занесение в тетрады выходного регистра один раз дес тичное значение 32 (2+1О+ +20), четыре раза значение 20 и два раза значение 20О. В результате суммировани  в выходном регистре установитс  число 512 (32+4x20+2x200).

При поступлении на преобразователь 11, 12 или 13-го разр дов, двоичного кода 1О занесение числа 512 в выходной регистр производитс  соответственно два, четыре или восемь раз, что соответствует дес тичным значени м чисел 1024,

2048 и 4О96.

С приходом на преобразователь 14-го раэр да двоичного кода 11 (дес тичное значени

8192) в счетчик 3 заноситс  число 12, пои КОТОРОМ дешифратор8 за один цикл пересчета счетчика 6 произведет в соответствующие тетрады выходного регистра один раз дес тичное значение 32. (2+20+ +20), восемь раз значение 20 и четыре раза значение 20ОО.

В результате суммировани  в выходном регистре ;установитс - число 8192 (32+8х2О+4х2ООО).

При поступлении на преобразователь 15, 16 и 17-го разр дов двоичного кода 10 значение числа 8192 в выходной рогистр производитс  соответственно два, четыре или восемь раз, что соогвегствуетзанесению дес тичных чисел 16384, 32768 и 65536.

Предлагаемое устройство, как более совершенное , может заменить преобразователь последовательного кода младшим раз1- р дом вперед в параллельный двоично - д&с тичный , в котором преобразование обеспечиваетс  .предварительным занесением последовательного кода в регистр, а затем прео азованием или старшими разр дами вперед с коррекцией, или преобразованием параллельного кода.

1 2 3 4

5 6 7 8 9 1О

2+10+2О

2+10+20

JO

11

102-1

,U

12

20-18

13 14 15

16

327G8

(6

17

Claims (1)

1.Авторское свидетельство СССР

№ 344437, М., Об F 5/О2, 1970,

2,Авторское свидетельство СССР

№ 225551, М., Кл5о- 06 F 5/О2, 1968,