SU450164A1

SU450164A1 - Adder

Info

Publication number: SU450164A1
Application number: SU1864805A
Authority: SU
Inventors: Юрий Александрович Беляев; Лев Ипполитович Сулин; Руслан Павлович Сыпченко; Александр Константинович Сидоров; Геннадий Николаевич Пономарев
Original assignee: Военная Ордена Ленина Краснознаменная Академия Связи
Priority date: 1972-12-18
Filing date: 1972-12-18
Publication date: 1974-11-15

Description

1one

Изобретение относитс к области вычислительной техники и может быть применено в устройствах дл сложени чисел.The invention relates to the field of computing and can be applied to devices for adding numbers.

Известны сумматоры, содержащие регистры, две группы схем «И, схемы сравнени и схемы анализа нул , причем выходы каждого из разр дов первого регистра соединены со счетными входами соответствующих разр дов второго регистра и со входами схемы анализа нул , выходы каждого разр да третьего регистра соединены со счетными входами соответствующих разр дов четвертого регистра, выходы каждой схемы «И первой группы соединены со входами соответствующих разр дов первого регистра, а второй - третьего регистра .Adders are known that contain registers, two groups of AND schemes, comparison circuits, and zero analysis circuits, with the outputs of each of the bits of the first register connected to the counting inputs of the corresponding bits of the second register and with the inputs of the zero analysis circuit, the outputs of each bit of the third register with counting inputs of the corresponding bits of the fourth register, the outputs of each circuit "And the first group are connected to the inputs of the corresponding bits of the first register, and the second - the third register.

Недостатком известного устройства вл етс то, что дл контрол результата суммировани необходимо введение спецнальпых схем, увеличивающих врем контрол .A disadvantage of the known device is that to control the result of the summation, it is necessary to introduce special schemes for increasing the time of control.

Целью изобретени вл етс уменьщение времени контрол сумматора.The aim of the invention is to reduce the time control of the adder.

С этой целью выходы каждого разр да первого и второго регистров соединены соответственно с первым и вторым входами соответствующей схемы «И второй группы, а выходы каждого разр да третьего и четвертого регистров соединены соответственно с первыми и вторыми входами соответствующей схемыTo this end, the outputs of each bit of the first and second registers are connected respectively to the first and second inputs of the corresponding AND circuit of the second group, and the outputs of each bits of the third and fourth registers are connected respectively to the first and second inputs of the corresponding circuit

«И первой группы, выходы первого и третьего регистров соединены со входами первой схемы сравнени и выходы второго и четвертого регистров соединены со входами второй схемы сравнени ."And of the first group, the outputs of the first and third registers are connected to the inputs of the first comparison circuit and the outputs of the second and fourth registers are connected to the inputs of the second comparison circuit."

Блок-схема предлагаемого сумматора приведена па чертеже.The block diagram of the proposed adder is shown pa drawing.

Сумматор состоит из регистра 1, соединенного с регистром 2, регистра 3, соединенного с регистром 4, первой группы схем «И 5 и второй группы схем «И 6, причем выходы схем 5 и 6 соединены со входами регистров 1, 3 соответственно, выходы регистров 3, 4 соединены со входами схем 5, а входы схем 6 соединены с выходами регистров 2, 4; выходы регистров 2, 4 соединены, кроме того, со входами схемы сравнени 7, а выходы регистров 3, 1 соединены со входами схемы сравнени 8; кроме того, выходы регистра 1 соединены со входами схемы 9 анализа нул .The adder consists of register 1, connected to register 2, register 3, connected to register 4, the first group of circuits “And 5 and the second group of circuits“ And 6, with the outputs of circuits 5 and 6 connected to the inputs of registers 1, 3, respectively, and the outputs of registers 3, 4 are connected to the inputs of the circuits 5, and the inputs of the circuits 6 are connected to the outputs of the registers 2, 4; the outputs of registers 2, 4 are connected, in addition, with the inputs of the comparison circuit 7, and the outputs of the registers 3, 1 are connected with the inputs of the comparison circuit 8; in addition, the outputs of register 1 are connected to the inputs of circuit 9 of the analysis zero.

Устройство работает следующим образом.The device works as follows.

Перед началом суммировани в регистрах 1, 3 находитс первое слагаемое А, в регистрах 2 и 4 - второе слагаемое В.Before the commencement of the summation in registers 1, 3, the first term A is found, in registers 2 and 4 the second term B is found.

В первом такте (см. таблицу) в регистре 1 путем логического анализа А R В формируютс поразр дные переносы П (узел 5)In the first cycle (see table) in register 1 by logical analysis A R B, bitwise transfers P are formed (node 5)

.В,.AT,

а в регистре 2 происходит сложение по счетному входу Л и В, в результате чего образуетс поразр дна сумма Сand in register 2 there is an addition at the counting input of A and B, as a result of which a sum of C is formed

С А-В+А.В.With AB + A.V.

Во втором такте в регистре 3 путем анализа одного из слагаемых В (регистр 4) и поразр дной суммы С, полученной в регистре 2 в первом такте, формируютс узлом 6 поразр дные переносы Яз по новому правилуIn the second cycle in register 3, by analyzing one of the terms B (register 4) and a bitwise sum C, obtained in register 2 in the first cycle, the node 6 is formed by bitwise bitwise transfers Yaz according to the new rule

п.в.с,,PVS ,,

а в регистре 4 также по счетному входу образуетс друга поразр дна сумма С от слагаемых Л и 5and in register 4, also at the counting input, a friend of the bottom of the sum C is formed from the terms A and 5

.Б+Л.5.B + L.5

Перед третьим тактом происходит сравнение содержимого регистров 2 и 4 (узел 7), 1 и 3 (узел 8), а также проверка на «О одного из регистров 1 или 3 (узел 9).Before the third clock cycle, the contents of registers 2 and 4 (node 7), 1 and 3 (node 8) are compared, as well as checking for “О one of the registers 1 or 3 (node 9).

В третьем и четвертом тактах формируютс новые Яь Сз, Яз, GS и т. д. до тех пор, пока )i регистрах 1, 3 переносы не будут равны «О.In the third and fourth cycles, new Yi Sz, Yaz, GS, etc., are formed until) i registers 1, 3 hyphens are equal to "O.

Результат операции сложени находитс в регистрах 2 и 4.The result of the add operation is in registers 2 and 4.

Предмет изобретени Subject invention

Сумматор, содержащий регистры, две группы схем «И, схемы сравнени и схемы анализа нул , причем выходы каждого из разр дов первого регистра соединены со счетными входами соответствующих разр дов второго регистра и со входами схемы анализа нул , выходы каждого разр да третьего регистра соединены со счетными входами соответствующих разр дов четвертого регистра, выходы каждой схемы «И первой группы соединены со входами соответствующих разр дов первого регистра, а второй группы - со входами третьего регистра, отличающийс An adder containing registers, two groups of AND schemes, comparison circuits and zero analysis circuits, the outputs of each of the first register bits are connected to the counting inputs of the corresponding second register bits and the inputs of the zero analysis circuit, the outputs of each third register bit are connected to the counting inputs of the corresponding bits of the fourth register, the outputs of each circuit And the first group are connected to the inputs of the corresponding bits of the first register, and the second group - to the inputs of the third register, which differs

тем, что, с целью уменьщени времени контрол , выходы каждого разр да первого и второго регистров соединены соответственно с первым и вторым входами соответствующей схемы «И второй группы, а выходы каждогоso that, in order to reduce the monitoring time, the outputs of each bit of the first and second registers are connected respectively to the first and second inputs of the corresponding AND circuit of the second group, and the outputs of each

разр да третьего и четвертого регистров соединены соответственно с первыми и вторыми входами соответствующей схемы «И первой группы, выходы первого и третьего регистров соединены со входами первой схемы сравне;ни , а выходы второго и четвертого регистров соединены со входами второй схемы сравнони .the bits of the third and fourth registers are connected respectively to the first and second inputs of the corresponding circuit “And the first group, the outputs of the first and third registers are connected to the inputs of the first circuit; not, and the outputs of the second and fourth registers are connected to the inputs of the second circuit sravoni”.