SU556434A1

SU556434A1 - Multiplier

Info

Publication number: SU556434A1
Application number: SU2091229A
Authority: SU
Inventors: Владимир Александрович Кривего; Юрий Васильевич Шуленин; Михаил Матвеевич Московкин; Любовь Александровна Шабунина; Наталия Ивановна Демина
Original assignee: Предприятие П/Я А-1639
Priority date: 1975-01-03
Filing date: 1975-01-03
Publication date: 1977-04-30

Description

Схема содержит регистр 1 множимого, регистр 2 множител , регистр 3 результата, сумматоры 4, 5, 6, элементы И 7-23, элементы ИЛИ 24-27.The circuit contains a register of 1 multiplicand, a register of 2 multipliers, a register of 3 results, adders 4, 5, 6, elements AND 7-23, elements OR 24-27.

Устройство работает следующим образом.The device works as follows.

Ввиду того, что чаще всего в БЦВМ примен ютс два сумматора (основной и индексный ), целесообразно рассмотреть работу устройства умножени с двум сумматорами.In view of the fact that two adders (main and index) are most often used in onboard computers, it is advisable to consider the operation of a multiplication device with two adders.

Множимое через поразр дные элементы И 10 записываетс в регистр множимого. Множитель из регистра результата через поразр дные элементы И 14 и элементы ИЛИ 25 посылаетс в регистр множптел . Затем анализируютс четыре разр да регистра множител попарно. В соответствии с анализом двух разр дов регистра множител через поразр дные элементы И 7, 8, 9 и элементы ИЛИ 24 производитс передача множимого из регистра множимого на вход первого слагаемого сумматора 4 и формирование знака второго частичного произведени .The multiplier through bit elements And 10 is written into the multiplicand register. The multiplier from the result register is sent by the bit elements AND 14 and the elements OR 25 is sent to the multipl register. Then, four bits of the register of the multiplier in pairs are analyzed. In accordance with the analysis of the two bits of the register of the multiplier through bitwise elements AND 7, 8, 9 and elements OR 24, the multiplier is transmitted from the register of the multiplicand to the input of the first term of the adder 4 and the sign of the second partial product is formed.

На вход второго слагаемого сумматора 4 через поразр дные элементы И 12 поступает второе частичное произведение с регистра результата. Знак произведени вписываетс через элементы И 12, 13.The second partial product from the result register enters the input of the second term of the adder 4 through the bit elements I 12. The mark of the product is entered through the elements AND 12, 13.

С учетом проанализированной пары разр дов множител анализируетс втора пара разр дов множител и в соответствии с таким же правилом через поразр дные элементы И 18, 19, 20, 22, 23 и элементы ИЛИ 27 осуществл етс передача множимого во второй сумматор 5 и формирование знака первого частичного произведени .Considering the analyzed pair of multiplier bits, the second pair of multiplier bits is analyzed and, in accordance with the same rule, AND 18, 19, 20, 22, 23 and OR 27 elements are transmitted to the second adder 5 and the sign of the first multiplier is formed. partial product.

На вход.второго слагаемого второго сумматора 5 через поразр дные элементы И 21 со сдвигом вправо на два разр да поступает первое частичное произведение.At the input of the second term of the second adder 5, the first partial product arrives through the bitwise And 21 elements with a shift to the right by two digits.

Второй сумматор начинает работать, не дол :ида сь окончательного формировани первого частичного произведени . Затем второе частичное произведение из сумматора 5 через поразр дные элементы И 11 и элементы ИЛИ 26 со сдвигом вправо на два разр да переписываетс в регистр результата. Младшие разр ды частичных произведений через поразр дные элементы И 15 и элементы ИЛИ 25 отсылаютс в регистр множител , так как в регистре множптел с помощью поразр дных элементов И 16 двойного правого сдвига множител происходит сдвиг множител на два разр да.The second adder begins to work, not to be considered the final formation of the first partial product. Then the second partial product from the adder 5 through the bit elements AND 11 and the elements OR 26 with a right shift by two bits is rewritten into the result register. The minor bits of partial products are sent by bitwise AND 15 elements and OR 25 elements to the multiplier register, since in the multiplier register the double right shift of the multiplier elements 16 are shifted by a factor of two.

Таким образом, благодар новым конструктивным св з м и введению дополнительпых элементов повышаютс быстродействие п надежность предлагаемого устройства.Thus, thanks to the new constructive links and the introduction of additional elements, the speed and reliability of the proposed device are improved.

Claims

Invention Formula

A device for multiplying, containing the multiplier register, multiplier register, result register n adder, the first inputs of each bit of which are connected to the outputs of the corresponding bit elements OR whose inputs are connected respectively to the outputs of the bit elements And direct, inverse code transmissions and left shift whose first inputs are connected to the corresponding outputs of the register of the multiplicand, and the second inputs are connected to

the corresponding control regions, the outputs of the most significant bits of the register of the multiplicand are connected via elements And direct, inverse transmission of the code to the inputs of the elements OR, the outputs of which are connected to

the inputs of the next sign bits of the result register, the outputs of which are connected to the second inputs of the adder through the corresponding elements of AND, and through the elements of the code transmission and the other, are connected to the first

the inputs of the corresponding OR elements, the second inputs of which are connected via the AND elements to the outputs of two lower-order digits of the adder, characterized in that, with a speed improvement and device reliability, L totalizers are entered, the first inputs of which are connected via the bit units OR and the elements And straight forward, inverse of the transmission code and shift left to the corresponding register outputs

the output of the high-order bits of which is connected through the elements of the direct and inverse transmissions of the code and through the elements OR to the corresponding sign bits of all additional adders, the second

the inputs of each subsequent additional sum.mator through porazdnye elements And the shift by two bits connected to the output of the previous additional adder, the output of each additional adder connected through the element And to the input register of the result.