Claims (2)
Наиболее близким к предлагаемому по технической сущности вл етс устрой ство, содерншщее счетчик делител , счетчик частного, реверсивный счетчик делител , реверсивный счетчик делимого, генератор тактовых импульсов, триггер, элемент И, делитель частоты и форм рователь импульсов, причем информационный вход .счетчика делител вл етс входом делител устройства, суммирукьШИЙ вход реверсивного счетчика делимого вл етс входом делимого устройства, выход реверсивного счетчика делимого соединен со входом сброса триггера, едр н чный выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом генератора тактовых импульсов, разр дные выхс . |ды счетчика делител соединены со6тБёт сггвенао с разр дными га:одами реверсИвного счетчика дешггеп , выход которого соединен с информационным входом счетчика частного, выход элемента И соединен с информационным входом делител частоты 2 . Недостатком устройства вл етс наличие погрешности, обусловленной тем, что при делении числа А на число В результат оказываетс равным |i , так как импульсы на выходах обратного переноса старших разр дЬв реверсивных ; счетчиков по вл к)тс после перехода их из состо ни ОО...О в состо ние 99...9. Если хот бы одно из чисел А или В мало, то погрешность делени становитс недопустимо большой. Цель изобретени - повьпыение точн ости делени . Поставленна цель достигаетс тем, что в устройство введены три элемента ИЛИ и два элемента задержки, хтричем вход первого элемента задержки объединен с первыми входами первого и второго элементов ИЛИ и вл етс входом запуска устройства, выход первого эле мента задержки соединен с информационным входом триггера, второй вход первого элемента ИЛИ соединен с выходом ревфсивного счетчика делител , а выход со входом формировател импульсов, выход которого соединен со входом второго элемента задержки и установбчным входом реверсивного счетчика делител , выход второго элемента задержки соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом элемента И, а выход - с вычитающим входом реверсивного счетчика делител , вь1ход делител частоты соединен со вторым входом второго элемента ИЛИ, выход которого соединен с вычитающим входом реверсивного счетчика делимого. На чертеже представлена фушадаональна схема устройства. Счетчик 1 Делител , вход 2 делител устройства, реверсивный счетчик; 3 делитш , счетчик 4 частного, формирователь 5 импульсов, реверсивнь1Й счетчик 6; делимого , вход 7 делимого устройства, триггер 8, элемент И 9, генератор 10 тактовых импульсов, делитель 11 частоты, элемент ИЛИ 12, вход 13 запуска устройства, элемент 14 задержки, элеК1енты ИЛИ 15 и 16 И элемент 17 задержки . В устройстве информационный вход счетчика 1 делител жсвл етс входом 2 делител устройства, суммируЮнций вход реверсивного счетчика i6 делимого - входом 7 делимого устройства, выход реверсивного счетчика 6 делимого соединен со входом сброса триггера 8, единичный выход которогосоединен с первым входом элемента И 9, второй вход которого соединен с выходом генератора 10 тактовых импульсов, разр дные выходы счетчика 1 делител соединены соответственно с разр дными входами реверсивного счетчика 3 делител , выход которого соединен с информационным входом счетчика 4 частнрго, выход элемента 9 И соединен с информационным входом делител 11 частоты, вход элемента 14 задэриоси объединен с первыми входами элементов ИЛИ 12 и 15 и вл етс входом 13 запуска устройства, выход элемен та 14 -задержки соединен с информационт ным входом триггера 8, второй вход элемента ИЛИ 12 соединен с выходом реверсивного счетчика 3 делител , а выход - со входом формировател 5 импульсов , выход которого соединен с выходом элемента 17 задержки и установочным входом реверсивн9го счетчика 3 делител , выход элемента 17 задержки соедиHiSH с входом элемента ИЛИ 16, второй вход которого соединен с входом элемента И 9, а выход - с вычитан дим входом реверсивного счетчика 3 делител , выход делител 11 частоты соединен со вторым входом элемента ИЛИ 15, выход которого соединен С вычитающим входом реверсивного счетчика 6 делимого. Устройство работает следующим образом . На входы 2 и 7 устройства подаютс последовательности импульсов, количество которых представл ет соответственно делитель В и делимое А. После накоплени этих импульсов в счетчиках 1 и 6 на вход 13 устройства поступает импульс, разрешающий начало операции делени . Этот импульс, воздейству через элемент 15 ИЛИ на счетный вход в режиме вычитани счетчика 6, уменьшает код последнего на единицу. Одновременно этот же импульс через элемент ИЛИ 12 воздействует на формирователь 5 импульсов, который ра ешает запись в реверсивный счетчик 3 делител кода ИЗ счетчика 1. Затем через элеметт 17 задержки и элемент 16 ИЛИ импульс поступает на счетный вход счетчика 3, что также уменьшает код, содержащийс в последнем , на единицу. Далее с опозданием, определ емым элементом 14 задержки от входного импульса включаетс 8, который, воздейству на вход элемента 9 И, разрешает прохеткденне через него тактовых импульсов свьГхода генератора 10 через элемент ИЛИ 16 на вычитающий вход счетчика 3 и через элемент 15 ИЛИ - на вычитающий вход счетчика 6. После устан(жлени в счетчике 3 росто шш 99...9 импульс с выхода обратного переноса поступает на вход счетчика 4 частного и через элемент ИЛИ 12 на формирователь 5, который разрешает по управл ющему входу счетчика 3 загшсь в него Кода из счетчика Затем через элемент 17 и элемент ИЛИ 16 импульс поступает на счетный вход счетчика 3, гго вызывает уменьши ние кода, содержащегос в последнем, на единицу. Далее импульсы генератора 10 такто вых импульсов снова поступают на входы реверсивного счетчика 3 делител и реверсивного счетчика 6 делимого, и .работа устройства циклически повтор етс до тех пор, пока счетчик 6 не переходит из состо ни 00.,.О в состо ние 99... 9 и импульс с выхода обратного переноса не перебрасывает триггер 8 в другое устойчивое состо ние, после чего импульсы с выхода генератора 10 не П рохрд т через элемент И 9. Таким образом , в счетчике 4 оказьгааетс код, равный частному кА/В (где k - коэффициент пересчета делител 11). На этом процесс делени числа А на число В заканчиваетс . Дл повторени пикла рабо ты устройства {дл повторного дел пш чисел) необходимо установить счетчики 1, 4 и 6 в нулевое состо ние. При таком построении устройства иэ чисел, содержащихс в реверсивном счет чике 3 делител и реверсивном счётчике 6 делимого, дополнительно вычитаетс единица в моменты времени, не совпадак шие с моментами поступлени на их счетные входы тактовых импульсов, что приводит к коррекции погрешности. Эффект от применени предлагаемого устройства обусловлен уменьшении погрешности вычислений, аппаратурной погрешности и измерений и, следовательно повьшгекием точности и снижением трудо емкости производственного контрол . Формула изобретени Устройство дл делени , содержащее счетчик делител , счет.чик частного, реверсивный счетчик делител , реверсивный счетчик делимого, генератор тактовых импульсов, триггер, элемент И, делитель частоты и фор гарователь импульсов, при;чем информационный вход счетчика дели|тел вл етс входом делител устройства, суммирукишй вход реверсивного счетчика делимого вл етс входом делимого устройства , выход реверсивного счетчика делимого соединен со входом сброса триггера , единичный выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом генератора тактовых импульсов, разр дные выходы счетчика делител соединены соответственно с разр дными входами реверсивного счетчика делител , выход которого соединен с информационным входом счетчика частного, выход элемента И соединен с информационным входом делител частоты, отличающеес .тем, что, с целью повьш1ени точности, в него введены три эйемента ИЛИ, два элемента задержки, причем вход первого элемента ;эадержки объединен с первыми входами первого и второго элементов ИЛИ и вл етс входом запуска устройотва , выкоа первого элемента задержки соединен с информационным входом триггера , второй вход первого эла лента ИЛИ .соединен с клходом реверсивного счетчгаш делител , а выход - со вкодом формировател импульсов, выход которого соединен со входом второго элемента задержки и установочным входом реверсивного счетчика делител , выход второго элемента задержки соединен с первым входом третьего элемента ИЛИ, вход которого соединб с выходом элемента И, а выход - с вычитающим входом jpeверсивного счетчика делител , выход делител частоты соединен со вторым . входом второго элемента ИЛИ, выход которого соеп иен с вычитающим входом реверсивного счетчика делимого. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 434413, Kn.G 06 F 7/52, 1972. The closest to the proposed technical entity is the device, the content divider counter, quotient counter, divider reversing counter, divisible reversible counter, clock generator, trigger, And element, frequency divider and pulse formator, and the divider is information input. The input of the device divider, the summed-up input of the reversible counter of the dividend is the input of the divisible device, the output of the reversible counter of the dividend is connected to the reset input of the trigger, short the stroke of which is connected to the first input of the element I, the second input of which is connected to the output of the clock pulse generator, discharge bits. The divider counter dyes are connected to a sixth unit with bit ones: with the descrambler reversal counter, the output of which is connected to the information input of the quotient counter, output element I is connected to the information input of frequency divider 2. The drawback of the device is the presence of an error due to the fact that when dividing the number A by the number B, the result is equal to | i, since the pulses at the reverse transfer outputs of the higher bits are reversible; counters appear after their transition from the state of OO ... O to the state of 99 ... 9. If even one of the numbers A or B is small, then the division error becomes unacceptably large. The purpose of the invention is to increase the accuracy of division. The goal is achieved by introducing three OR elements and two delay elements into the device. The input of the first delay element is combined with the first inputs of the first and second OR elements and is the device start input, the output of the first delay element is connected to the trigger information input, the second the input of the first element OR is connected to the output of the counter divider counter, and the output to the input of the pulse former, the output of which is connected to the input of the second delay element and the set input of the reversing the divider divider, the second delay element is connected to the first input of the third OR element, the second input of which is connected to the output of the AND element, and the output is connected to the subtractive input of the reversible counter of the divider, the input of the frequency divider is connected to the second input of the second OR element, the output of which is connected to the subtractive input counter reversible counter. The drawing shows the Fuschadonal device diagram. Counter 1 Divider, input 2 divider device, reversible counter; 3 divided, counter 4 private, shaper 5 pulses, reversible counter 6; divisible, input 7 of the divisible device, trigger 8, element AND 9, generator 10 clock pulses, frequency divider 11, element OR 12, device start input 13, delay element 14, elements 15 and 16 AND delay element 17. In the device, the information input of the divider counter 1 is connected to the device divider 2, the summation of the divisible reversible counter i6 input - the divider device input 7, the output of the divisible reversible counter 6 is connected to the reset input of the trigger 8, the single output connected to the first input of the And 9 element, the second input which is connected to the output of the generator 10 clock pulses, the bit outputs of the counter 1 of the divider are connected respectively to the bit inputs of the reversible counter 3 of the divider, the output of which is connected to the information the ion input of the counter 4 is private, the output of element 9 I is connected to the information input of the frequency divider 11, the input of element 14 of the Zadariosi is combined with the first inputs of the elements OR 12 and 15 and is the device start input 13, the output of the element 14-delay is connected to the information input trigger 8, the second input element OR 12 is connected to the output of the reversible counter 3 divider, and the output - to the input of the driver 5 pulses, the output of which is connected to the output of the delay element 17 and the setting input of the reversing counter 3 divider, the output element 17 of the connection delay with the input of the element OR 16, the second input of which is connected to the input of the element AND 9, and the output is subtracted from the input of the reversible counter 3 of the divider, the output of the frequency divider 11 is connected to the second input of the element OR 15, the output of which is connected With the subtractive input of the reverse counter 6 divisible. The device works as follows. Pulses are fed to inputs 2 and 7 of the device, the number of which is divider B and divisible A, respectively. After these pulses are accumulated in counters 1 and 6, a pulse arrives at the input 13 of the device, allowing the start of the division operation. This impulse, acting through element 15 OR on the counting input in the subtraction mode of counter 6, reduces the code of the latter by one. At the same time, the same pulse through the OR element 12 acts on the shaper of 5 pulses, which resolves to write to the reversible counter 3 contained in the latter, by one. Further, with a delay determined by the delay element 14 from the input pulse, 8 is turned on, which, acting on the input of element 9 I, allows the clock of the pulse of the generator 10 to pass through the element OR 16 to the subtracting input of counter 3 and through element 15 OR to the subtracting counter 6 input from sche Then, through element 17 and element OR 16, a pulse arrives at the counting input of counter 3, which causes the code contained in the latter to decrease by one. Then, the generator pulses of 10 clock pulses again arrive at the inputs of the reversible counter 3 of the divider and the reversible counter 6 of the dividend , and the device repeats cyclically until counter 6 transitions from state 00 ... O to state 99 ... 9 and the pulse from the reverse transfer output does not flip trigger 10 to another steady state, after what are the impulses from the output of 10 P eratora not rohrd through the AND gate 9. Thus, the counter 4 okazgaaets code equal to the quotient kA / V (where k - a conversion factor of divider 11). At this point, the process of dividing the number A by the number B ends. In order to repeat the device operation (for re-splitting nn-numbers), it is necessary to set counters 1, 4 and 6 to the zero state. With such a device, the numbers contained in the reversible counter 3 divisor and the reversible counter 6 of the dividend are additionally subtracted by one at times that do not coincide with the arrival times of their clock counts, which leads to an error correction. The effect of the application of the proposed device is due to a decrease in the calculation error, instrumental error and measurement, and, consequently, an increase in accuracy and a decrease in the labor capacity of the production control. DETAILED DESCRIPTION OF THE INVENTION A dividing device comprising a divider counter, a quotient private meter, a divider reversible counter, a divisible reversible counter, a clock pulse generator, a trigger, an And element, a frequency divider, and a pulse forwarder; the divider input of the device, the summed-up input of the reversible divisible counter is the input of the divisible device, the output of the reversible divisible counter is connected to the trigger reset input, the single output of which is connected to the first input the house of the And element, the second input of which is connected to the output of the clock pulse generator, the bit outputs of the divider counter are connected respectively to the bit inputs of the reversible counter of the divider, the output of which is connected to the information input of the quotient counter, and the output of the element I is connected to the information input of the frequency divider, which differs. by the fact that, in order to improve accuracy, it introduced three items OR, two delay elements, the input of the first element, which is combined with the first inputs of the first and second elements OR is the start input of the device, the first delay element is connected to the trigger information input, the second input is the first tape OR. the input of the reversible counter divider, the output of the second delay element is connected to the first input of the third OR element, whose input is connected to the output of the AND element, and the output to the subtracting input of the jpere counter divider, the frequency divider output coupled to the second. the input of the second element OR, the output of which is connected with the subtractive input of the reversible counter of the dividend. Sources of information taken into account in the examination 1. USSR author's certificate number 434413, Kn.G 06 F 7/52, 1972.
2.Радио, 1978, № 5, с. 37 - 38 (врототип).2. Radio, 1978, No. 5, p. 37 - 38 (vrototi).