SU518003A1

SU518003A1 - Reversible decimal pulse counter

Info

Publication number: SU518003A1
Application number: SU2042093A
Authority: SU
Inventors: Борис Сергеевич Смирнов; Ефим Иосифович Баду
Original assignee: Предприятие П/Я Р-6896
Priority date: 1974-07-08
Filing date: 1974-07-08
Publication date: 1976-06-15

Description

1one

Изобретение относитс к области автоматики и вычислительной техники.The invention relates to the field of automation and computing.

Известны реверсивные дес тичные счетчики имнульсов, каждый разр д которых содержит счетный триггер, два элемента И и два ключевых элемента, входы одного ключевого элемента соединены с выходом соответствующего элемента И и шиной сложени , а входы другого ключевого элемента - с выходом соответствующего элемента И и щиной вычитаПИЯ .Reversible decimal counters of pulses are known, each bit of which contains a counting trigger, two AND elements and two key elements, the inputs of one key element are connected to the output of the corresponding AND element and the folding bus, and the inputs of another key element are connected to the output of the corresponding element AND subtraction.

Дл унрощени схемы в предлагаемом счетчике импульсов единичный выход счетного триггера данного разр да соеди}1ен со входами элементов И этого разр да, входом нервого элемента И предыдущего разр да и входом второго элемента И последующего разр да, а счетный вход - с точкой объединени выходов ключевых элементов этого разр да, котора подключена к выходу счетчика.To simplify the circuit in the proposed pulse counter, a single output of a counting trigger of a given bit is connected} 1en to the inputs of the elements And this bit, an input of a nerve element And the previous bit and an input of the second element And the next bit, and a counting input - with a point where the key outputs elements of this bit, which is connected to the output of the counter.

На чертеже дана функциональна схема описываемого счетчика.The drawing is a functional diagram of the described counter.

Единичный выход счетного триггера 1 соединен со входами элементов И 2 и 3 данного разр да, входом элемента И 2 предыдущего разр да и входом элемента И 3 последующего разр да, а счетный вход - с точкой объединени выходов ключевых элементов 4 и 5 этого разр да, котора подключена к выходу 6 счетчика. Входы ключевого элемента 4 соединены с выходом элемента И 2 и щиной 7 вычитани , а входы ключевого элемента 5 - с выходом элемента И 3 и шиной 8 сложени .The unit output of the counting trigger 1 is connected to the inputs of the And 2 and 3 elements of the given bit, the input of the And 2 element of the previous bit and the input of the And 3 element of the subsequent bit, and the counting input with the point of unification of the outputs of the key elements 4 and 5 of this bit, which is connected to the output 6 of the counter. The inputs of the key element 4 are connected to the output of the element AND 2 and the subtraction length 7, and the inputs of the key element 5 to the output of the element I 3 and the folding bus 8.

Счетчик работает следующим образом.The counter works as follows.

В исходном состо нии счетные триггеры 1 всех разр дов наход тс в единичном состо нии , а счетный триггер нулевого разр да - в нулевом состо нии. На выходах элементов И 2 и 3 нулевого разр да имеютс нулевые уровни, и соответствующие ключевые элементы 4 и 5 открыты. В (й+1)-м разр де, где k - номер нулевого разр да, на выходе элемента И 3 также имеетс нулевой уровень, а на выходе элемента И 2 - единичный уровень . Следовательно, (й+1)-й разр д подготовлен к приему счетного импульса с шины 8 сложени . Аналогично, в (k-1)-м разр де на выходе элемента И 2 имеетс нулевой уровень , а на выходе элемента ИЗ - единичный уровень, т. е. указанный разр д приготовлен к приему счетного импульса с шины 7 вычитани . При поступлении очередного импульса но шине 8 сложени срабатывает счетный триггер (/e-f 1)-го разр да, а по шине 7 вычитани - счетный триггер (k-1)-го разр да. В обоих случа х счетный триггер 1 fe-ro разр да нереключаетс в единичное состо ние. Дальнейша работа счетчика осуществл етс аналогично.In the initial state, the counting triggers 1 of all bits are in the single state, and the counting trigger of the zero bit is in the zero state. At the outputs of the elements And 2 and 3 zero discharge there are zero levels, and the corresponding key elements 4 and 5 are open. In the (st + 1) th bit, where k is the zero-bit number, the output of the And 3 element also has a zero level, and the output of the And 2 element has a unit level. Therefore, the (th + 1) th bit is prepared for receiving a counting pulse from the add-on bus 8. Similarly, in the (k-1) -th bit at the output of the element And 2 there is a zero level, and at the output of the element IZ - a single level, i.e. the indicated bit is prepared for receiving a counting pulse from the subtraction bus 7. When the next pulse arrives, the counting trigger (/ e-f 1) -th bit triggers on the addition bus 8, and the counting trigger (k-1) -th bit triggers on the subtraction bus 7. In both cases, the counting trigger 1 fe-ro bit is not switched to a single state. Further operation of the counter is carried out similarly.

Claims

Invention Formula

A reversible decimal pulse counter, each bit of which contains a counting trigger, two elements and two key elements, the inputs of one key element are connected to the output of the corresponding element And and the addition bus, and the inputs of the other key element - with the output of the corresponding element And and subtraction bus , in order to simplify the circuit, the unit output of the counting trigger of this bit is connected to the inputs of the elements of this bit, the input of the first element of the previous bit and the input of the second element and and for subsequent discharge and counter input - with the point of combining the outputs of the key elements of this discharge which is connected to the output of the counter.