SU525088A1

SU525088A1 - Device for adding

Info

Publication number: SU525088A1
Application number: SU2047148A
Authority: SU
Inventors: Василий Анатольевич Гуляев
Original assignee: Институт Электродинамики Ан Украинской Сср
Priority date: 1974-07-29
Filing date: 1974-07-29
Publication date: 1976-08-15

Description

(54) УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ(54) DEVICE FOR ADVANCED

Изобретен1.е относитс к вычислительной технике и может использоватьс в цифровых вычислительных устройствах, обладаюших улучшенными потсазател ми надежности и быстродействи .The invention relates to computing and can be used in digital computing devices having improved reliability and speed.

Известны быстродействующие устройства дл сложени чисел, в которых дл повышени надежности используетс дублирование переносов и двойна логика 1 . Недостатком известного устройства вл - етс отсутствие контрол исходной информации .High-speed devices are known for adding numbers in which duplicate transfers and dual logic 1 are used to increase reliability. A disadvantage of the known device is the lack of control of the initial information.

Наиболее близким но технической сущности к данному изобретению вл етс устройство дл сложени , содержащее регистр первого числа, триггер четности, сумматор, перва группа входов которого подключена к выходам регистра первого числа, триггер переполнени , регистр второго числа, выходы которого подключены ко второй группе входов сумматора, выходы которого подключены ко входам регистра первого числа 2 Недостатком такого устройства вл етс низка степень надежности, обусловленна невозможностью полного контрол сборудовани в течение всего времени работы устройства.The closest to the technical essence of this invention is the device for adding, containing the first number register, parity trigger, adder, the first group of inputs of which is connected to the outputs of the register of the first number, overflow trigger, the register of the second number, outputs of which are connected to the second group of inputs of the adder The outputs of which are connected to the inputs of the register of the first number 2. The disadvantage of such a device is a low degree of reliability due to the inability to fully control the equipment flow. all the time the device.

Цель изобретени - повышение надежности работы устройства.The purpose of the invention is to increase the reliability of the device.

Это достигаетс тем, что оно содержит два элемента свертки, группу элементов И, П корректирующих элементов И, П поразр дных элементов коррекции, схему сравнени , два элемента И, элемент НЕ и триггер, причем выход регистра второго числа подключен ко входу первого элемента свертки и ко входам корректирующих элементов И, выход первого элемента сверки подключен к одному из входов схемы сравнени и ко входу триггера четности, вькоды регистра первого числа подключены к первым входам группы элементов И, ко вторым входам которой подключены выходы соответствующих поразр дных элементов коррекции, выходы группы элементов И подключены ко входам второго элемента свертки, выход которого подключен ко входу триггера, единичный выход которого подключен ко входу первого элемента И, ко второму входу которого подключен вы- ход схемы сравнени , а нулевой выход триггера подключен а первому входу втор го элемента И, второй вход которого чере элемент НЕ подключен к выходу схегЛЫ сравнени , выходы триггера переполнени , схемы сравнени , двух элементов И соединены с выходами устройства, выходы I -го и i +2-ГО корректирующих элемен тов И подключены ко входам i -го поразр дного элемента коррекции, где i lНа чертеже показана функциональна схема предлагаемого устройства дл сложе ни . Устройство содержит регистр втдрого числа 1, триггер четности 2, корректирую щие элементы И 3, поразр дные элементы коррекции 4, сумматор 5, элементы сверт 6. 7 , триггер переполнени 8, регистр 9 первого числа, группу элементов И 1О, схему сравнени 11, элементы И 12, 13, элемент НЕ 14, триггер 15. Устройство работает следующим образом На первом полутакте производитс запись первого числа А на регистр 1 вместе с разр дом четности. На втором лолутакте производитс перепись числа А в регист 9 первого числа. Одновременно элемент свертки б образует от числа А контрольный код, который сравниваетс с кодом, пр н тым на триггер четности 2. Результат, образованный схемой сравнени 11 выдает с на выход. Аналогично принимаетс и контролируетс второе число В. Результат контрол также формируетс на схеме срав нени 11. После того, как прин ты оба числа А и В, производитс процесс суммировани и з пись результата на регистр 1 вместо числ В. Вначале на сумматоре 5 образуетс сумма по модулю два АиВ:С А + В. Затем образуютс переносы по правилу: Р-С.Ь, ..,, С; - значение суммы ло модулю два а hi - цифры чисел А, В р. - перенос в i -и разр д. После этого производитс образование окончательного результата и запись в ре гистр 1, Контроль операции суммировани состоит в том, что по коду, записанному на регистре 1 к по коду первого числа, записанному на регистре 9 производитс с помощью элементов пор зр дной коррекции 4 и элемента свертки 7 коррекци результирующего признака четности триггера 2. Результат коррекции фиксируетс на триггере 15 От результата суммировани S элементом свертки 6 образуетс контрольный код, который на схеме 11 сравниваетс с контрольным кодом, оставшимс от второго числа на триггере 2. Результат сравнени в пр мом виде подаетс на вход одного из элементов И 12., а инверси его - на вход второго элемента И 13, Если коррекци отсутствует (триггер 15 находитс в нуле), то схема сравнени не срабатывает и на ее выходе присутствует низкий потенциал, что приводит к срабатыванию первого элемента И 12. Если коррекци есть, то триггер 15 находитс в единице, инвертированный выход схемы сравнени имеет 1, вследствие чего срабатывает второй элемент Таким образом, при правильном суммировании на выходах элементов 12 и 13 должны быть комбинации сигналов О1 либо Ю. Наличие сигнала 1 на триггере переполнени 8 также вл етс признаком ощибки. Процесс коррекции реализуетс следующим образом. Если к 8-разр дному коду числа В с признаком четности Г прибавить число 2, , , то признак четности не мен етс только при следующих комбинаци х кодов, представл ющих В. 1 0) (2,3y5e7S, j. l, |j 25V23ijFv2,by56T, j.a,Vj siJVS 56 , i 5, }, (4 56V56Tg , j,6, где цифры означают номера разр дов. Каждый i -и элемент поразр щной коррекции реализует одно из приведенных выражений, причем общие члены могут использоватьс сразу в нескольких схемах коррекции. При срабатывании элементов коррекции на их выходах по вл етс низкий потенциал, соответствующий 1, Четность числа коррекций подсчитываетс только дл тех схем коррекции, которым соответствует единица на соответствующей позиции в записи числа на регистре 9 первого числа. Дл этого выход i. -ого элемента поразр дной коррекции подаетс на вход I -ого элемента И Ю, а вьосоды группы элементов И Ю подаютс на вход элемента свертки 7. Таким образом, за врем вьшолнени операции сложени (суммирование по модулю двух операндов А и В, образованиеThis is achieved in that it contains two convolution elements, a group of elements AND, P corrective elements AND, P of bitwise correction elements, a comparison circuit, two elements AND, an element NOT and a trigger, the output of the second number register being connected to the input of the first convolution element and to the inputs of the corrective elements And, the output of the first element of the verification is connected to one of the inputs of the comparison circuit and to the input of the parity trigger, the codes of the first number register are connected to the first inputs of the group of elements AND, to the second inputs of which are connected The corresponding corresponding bit correction elements, the outputs of the AND group of elements are connected to the inputs of the second convolution element, the output of which is connected to the trigger input, the single output of which is connected to the input of the first AND element, the second input of which is connected to the output of the comparison circuit, and the zero output of the trigger connected to the first input of the second element I, whose second input through the element is NOT connected to the output of the comparison pattern, the outputs of the overflow trigger, the comparison circuit, the two elements AND are connected to the outputs of the device, the output The holes of the I-th and i + 2-nd correction elements AND are connected to the inputs of the i-th bit of the correction element, where i L The drawing shows the functional diagram of the proposed device for addition. The device contains the second register 1, the parity trigger 2, the correction elements AND 3, the bit elements of the correction 4, the adder 5, the elements are convolved 6. 7, the overflow trigger 8, the register 9 of the first number, the group of elements AND 1O, the comparison circuit 11, elements And 12, 13, element NOT 14, trigger 15. The device operates as follows. In the first half-cycle, the first number A is written to register 1 along with a parity bit. On the second lolactact, the number A is recorded in the register 9 of the first number. At the same time, the convolution element b forms, from the number A, a control code which is compared with the code directed to the parity trigger 2. The result formed by the comparison circuit 11 outputs to the output. The second number B is accepted and monitored in the same way. The result of the control is also formed on the comparison diagram 11. After both numbers A and B are received, the process of summing and writing the result to register 1 instead of numbers B is performed. modulo two A & B: C A + B. Then, hyphens are formed according to the rule: P – C, ..., C; - the value of the sum is modulo two and hi - the digits of the numbers A, B p. - transfer to i - and bit. After that, the final result is generated and recorded in register 1, the control of the summation operation consists in that the code recorded on register 1 to the code of the first number recorded on register 9 is performed using elements of pore correction 4 and convolution element 7 correction of the resulting parity attribute of trigger 2. The result of the correction is fixed on trigger 15 From the result of summation S of convolution element 6, a control code is formed, which is compared in diagram 11 with control code from the second number on trigger 2. The result of the comparison is directly fed to the input of one of the elements And 12. And its inversion is fed to the input of the second element And 13, If there is no correction (trigger 15 is at zero), the comparison circuit does not work and there is a low potential at its output, which triggers the first element AND 12. If the correction is present, the trigger 15 is in the unit, the inverted output of the comparison circuit has 1, as a result of which the second element is triggered. SRI to the outputs of elements 12 and 13 may be any combination of signals O1 signal Y. Having 1 to overflow the trigger 8 is also a feature of dosing errors. The correction process is implemented as follows. If we add the number 2,, to the 8-bit code of the number B with the parity sign G, then the parity sign does not change only with the following combinations of codes representing B. 1 0) (2,3y5e7S, j. L, | j 25V23ijFv2, by56T, ja, Vj siJVS 56, i 5,}, (4 56V56Tg, j, 6, where the numbers denote the numbers of bits. Each i -th element of the striking correction implements one of the expressions given, and common members can be used immediately in several correction circuits. When the correction elements are triggered, a low potential appears on their outputs, corresponding to 1, the parity of the number of corrections by it is read only for those correction circuits that correspond to the unit at the corresponding position in the record of the number on the first number register 9. For this, the output of the i -th element of the bit-wise correction is fed to the input of the I-th element and Yu, and to the input of the convolution element 7. Thus, during the execution of the operation of addition (modulo modulation of two operands A and B, the formation