SU415660A1

SU415660A1 -

Info

Publication number: SU415660A1
Application number: SU1810569A
Authority: SU
Priority date: 1972-07-10
Filing date: 1972-07-10
Publication date: 1974-02-15

Description

1one

Предлагаемое изобретение относитс к области вычислительной техники и может быть использовано в цифровых вычислительных машинах повышенной надежности.The present invention relates to the field of computing technology and can be used in digital computers with increased reliability.

Известно устройство дл суммировани , содержашее регистры первого и второго операндов , регистр результата, т-разр дный сумматор , выходы каждых k разр дов которого соединены со схемой контрол , и схему управлени .A device for summing, the registers of the first and second operands, the result register, the t-bit adder, the outputs of each k bits of which are connected to the control circuit, and the control circuit are known.

Известное устройство имеет недостаточно высокую надежность работы.The known device is not high enough reliability.

В предложенное устройство введены коммутатор операндов, первый и второй входы которого соединены соответственно с выходами регистров первого и второго операндов, третий вход - с первым выходом схемы управлени , а выход - с информационными входами сумматора . Вход регистра отказов соединен с выходом схемы контрол , а выход - со входом схемы управлени . Первый вход коммутатора результата соединен с выходами сумматора, а второй вход - со вторым выходом схемы управлени , третий выход которой подключен к унравл юш,им входам каждой группы из k разр дов сумматора.An operand switch is introduced into the proposed device, the first and second inputs of which are connected respectively to the outputs of the registers of the first and second operands, the third input to the first output of the control circuit, and the output to the information inputs of the adder. The fault register input is connected to the output of the control circuit, and the output is connected to the input of the control circuit. The first input of the result switch is connected to the outputs of the adder, and the second input is connected to the second output of the control circuit, the third output of which is connected to the control unit and its inputs to each group of k bits of the adder.

На чертеже представлена блок-схема предлагаемого устройства.The drawing shows a block diagram of the proposed device.

Предлагаемое устройство дл суммировани состоит из комбинационного сумматора 1 наThe proposed device for summing consists of a combinational adder 1 per

разр дов, разделенного на т узлов 2 по k разр дов так, что mk n. Выходы узлов подключены ко входам коммутатора результата 3 и ко входам схемы контрол 4, выходы которойbits, divided into m nodes 2 by k bits so that mk n. The outputs of the nodes are connected to the inputs of the result switch 3 and to the inputs of the control circuit 4, the outputs of which

соединены со входами регистра отказов 5. Выходы этого регистра св заны со входами схемы управлени 6. Ко входам коммутатора 7 операндов нодключены выходы регнстров онерандов 8 и 9 и выходы схемы управлени .connected to the inputs of the fault register 5. The outputs of this register are connected to the inputs of the control circuit 6. The inputs of the switch 7 operands are connected to the outputs of the registers of the 8 and 9 operands and the outputs of the control circuit.

Выходы коммутатора 7 соединены со входами узлов, к которым также подключены другне выходы схемы управлени . Кроме того, еш,е одна группа выходов схемы управлени св зана со входами коммутатора результата 3,The outputs of the switch 7 are connected to the inputs of the nodes to which the outputs of the control circuit are also connected. In addition, el, e, one group of outputs of the control circuit is connected to the inputs of the result switch 3,

выходы которого подключены, в свою очередь, ко входам регистра результата 10.the outputs of which are connected, in turn, to the inputs of the register of result 10.

При исправности всех разр дов комбинационного сумматора 1 на выходах схемы контрол 4 сигнал ошибки не возникает и в регистре отказов 5 записываетс код, под действием которого схема управлени 6 обеспечивает работу суммируюшего блока в обычном режиме, т. е. в режиме работы известного устройства дл суммировани . При выходе изWhen all bits of the combinational adder 1 are operable at the outputs of the control circuit 4, an error signal does not occur and, in the fault register 5, a code is written under which the control circuit 6 provides the operation of the sum block in normal mode, i.e. in the operation mode of the known device for summation . When leaving

стро одного или нескольких разр дов сумматора схема контрол выдает на регистр отказов 5 код, указываюший те узлы 2 комбинационного сумматора 1, в которых ироизон.тли отказы. По этому коду схема управлени 6Straw one or more bits of the adder control circuit produces on the register of failures 5 code indicating those nodes 2 of combinational adder 1, in which iroizon.tli failures. According to this code control circuit 6

отключает узлы с отказавшими разр дамиdisables nodes with failed bits